【発明の詳細な説明】
（イ）産業上の利用分野
情報゛処理機器におけるメモリー回路、特にマルチプロ
セッサーシステムに向く。DETAILED DESCRIPTION OF THE INVENTION (a) Industrial application field: Memory circuits in information processing equipment, particularly suitable for multiprocessor systems.
（ロ）従来の技術
従来マルチプロセッサシステムにおける記憶回路は、記
憶回路からのデータ、アドレスバスが１つしかなく、こ
れを切り換えてプロセッサに接続していたために９時間
の無駄が多く高速動作ができない、また、同期待ちの無
駄な時間があり、プロセッサーの数が増すに従ってこの
無駄が、増える。(B) Conventional technology The memory circuit in a conventional multiprocessor system has only one address bus for data from the memory circuit, and this is connected to the processor by switching, which wastes 9 hours and does not allow high-speed operation. In addition, there is wasted time waiting for synchronization, and this waste increases as the number of processors increases.
くハ）発明が解決しようとする問題点
同期待ちの無駄な時間を取り除く事と、タイミング設計
を容易にする事。(c) Problems that the invention seeks to solve: Eliminate wasted time waiting for synchronization and facilitate timing design.
（ニ）問題点を解決するための手段
この方式を用いると、プロセッサを幾つ接続しても非同
期に同時にアクセスできるので、非常に高速である。原
理は２図１のように各メモリープレーンがあり、それぞ
れマイクロプロセッサにアドレスバス、データバスがつ
ながっている。そしてプロセッサから読みだしをする限
りにおいては、各メモリー間の接続は行われず、全く独
立したメモリーとして働く、シかし、どこかのプレーン
で書き込みが行われた場合、仮にプレーンＢで行われた
とすると、プレーンＢで選択されたアドレスの記憶セル
が、各プレーンの同一アドレスの記憶セルと接続されて
、その内容が全てのプレーンに書きこまれる。この接続
は、プレーンＢで選択されたアドレスのみが行われるの
で、プレーンＢから書き込みをしている間、他のメモリ
ーは読みだしを同時に行うことができる。このときプレ
ーンＢと同じアドレスを他のプレーンで読み出すと、プ
レーンＢへ書き込む内容がそのままよみだされる。(d) Means for solving the problem If this method is used, no matter how many processors are connected, they can be accessed simultaneously asynchronously, so it is very fast. The principle is 2. As shown in Figure 1, each memory plane has an address bus and a data bus connected to the microprocessor. As far as reading is performed from the processor, there is no connection between each memory, and each memory acts as a completely independent memory. However, if a write is performed on any plane, it will be assumed that it was performed on plane B. Then, the memory cell at the selected address in plane B is connected to the memory cell at the same address in each plane, and its contents are written to all planes. This connection is made only for the address selected on plane B, so while writing from plane B, other memories can read simultaneously. At this time, if the same address as plane B is read on another plane, the contents written to plane B will be read out as is.
また、異なったアドレスに同時に書き込みをすることが
できる。ただ、同一アドレス書き込みが行われた時は、
書き込み終了が一番最後だった内容が優先され、同時に
終了したときは、内容は不定となる。Also, it is possible to write to different addresses at the same time. However, when writing to the same address is performed,
Priority is given to the content that was written last, and if they are finished at the same time, the content will be undefined.
（ホ）実施例
図２は、具体的な回路例で、メモリーの１ビツト記憶部
分である。使用している３ステートバツフアーは、オー
ブンコレクタタイプで、これを使ったのは、配線を簡単
にするためである。(E) Embodiment FIG. 2 shows a specific example of a circuit, which is a 1-bit storage part of a memory. The 3-state buffer I'm using is an oven collector type, and I used it to simplify wiring.
【図面の簡単な説明】[Brief explanation of drawings]
図１は原理図。
１、プレーンへのアドレスバス。
２、プレーンＢのアドレスバス。
３、プレーンＡのデータバス。
４、プレーンＢのデータバス。
５、プレーンへの読みだし端子。
６、プレーンＢの読みだし端子。
７、プレーンＡの書き込み端子。
８、プレーンＢの書き込み端子。
９．１ビツト記憶セル。
図２は実際の回路例。
１、プレーンＡの読みだし端子。
２、プレーンＢの読みだし端子。
３、プレーンＡの書き込み端子。
４、プレーンＢの書き込み端子。
５、プレーンＡのマトリクス回路に接続６、プレーンＢ
のマトリクス回路に接続７、プレーンＡのデータ人出力
線。
８、プレーンＢのデータ入出力線。
９、オーブンコレクタタイプの３ステートバツフアー・
１０、プレーンＡ
１１、プレーンＢFigure 1 is a diagram of the principle. 1. Address bus to plane. 2. Plane B address bus. 3. Plane A data bus. 4. Plane B data bus. 5. Read terminal to plane. 6. Read terminal of plane B. 7. Plane A write terminal. 8. Plane B write terminal. 9.1 bit storage cell. Figure 2 is an example of an actual circuit. 1. Read terminal of plane A. 2. Read terminal of plane B. 3. Plane A write terminal. 4. Plane B write terminal. 5. Connect to the matrix circuit of plane A 6. Plane B
Connect to the matrix circuit of 7, the data output line of plane A. 8. Plane B data input/output line. 9. Oven collector type 3-state buffer 10. Plain A 11. Plain B