JPS62195784A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶技術さらには、半導体記憶装置
におけるＸ系アドレス信号とＹ系アドレス信号のタイミ
ング調整に適用して特に有効な技術に関し１例えばスタ
ティック型ＲＡＭ　（ランダム・アクセス・メモリ）お
けるアドレス入力バッファ回路に利用して有効な技術に
関する。

［従来技術］ 一般にスタティック型ＲＡＭにおけるアドレス入力は、
Ｘ系のアドレス信号とＹ系のアドレス信号とも同じタイ
ミングで入って来る。

［発明が解決しようとする問題点］ しかるに、スタティックＲＡＭの内部では、Ｘ系の選択
線（ワード線）とＹ系の選択線（データ線もしくはディ
ジット線）の最も適当な選択タイミングというのがあり
、そのタイミング以外ではいわゆるファンクション不良
を起こす。つまり、Ｘ系アドレス信号とＹ系アドレス信
号の入力タイミングが、第４図に斜線Ａで示すような特
定の範囲（以下危険範囲と称する）に入ると、メモリセ
ル内の情報破壊を起こし、ファンクション不良が発生す
ることが分かった。

これは、例えば第５図に示すように、アドレス［Ｘｉ、
Ｙｉ］のメモリセルを選択していた状態からアドレス［
Ｘｉ＋１．Ｙｉ＋１］のメモリセルの選択に移行すると
き、Ｘ系の選択線Ｗの選択タイミングが早過ぎると、［
Ｘｉ＋１．Ｙｉ＋１］のメモリセルが選択される前に［
Ｘｉ＋１．Ｙｉ］のメモリセル内一瞬選択される状態が
牛じ、そのとき［Ｘｉ＋１．Ｙｊ、］または［Ｘｉ＋１
．Ｙｉ十１コのメモリセルの情報が破壊される為である
と考えられる。また、Ｘ系に比べてＹ系の選択線の選択
タイミングが早過ぎると、［Ｘｉ＋１．Ｙｉ＋１］のメ
モリセルに移行する前に、［Ｘｉ。

Ｙｉ＋１］のメモリセルが一瞬選択されて［Ｘｉ。

Ｙｉ＋１］や［Ｘｉ＋１．Ｙｉ＋１コのメモリセルの情
報が破壊されるおそれがある。

上記ファンクション不良を防ぐためには、Ｘ系の選択線
とＹ系の選択線の選択タイミングのずれは、高速ＲＡＭ
になるほど厳密さが要求されるようになる。

しかしながら、現在の技術では、Ｘ系とＹ系のアドレス
入力タイミングがどのような関係にあるときにファンク
ション不良を生じるのか、設計の段階では予測がつかず
、試作品を作った後で判明することが多い。しかるに、
試作後に上記のようなＸ系とＹ系の選択タイミングのず
れによるファンクション不良が発見されると、タイミン
グの適正化が非常に困難である。

一方、ＲＡＭ内部で信号のタイミング関係に問題がなく
ても外部から入ってくるアドレス信号にずれがあると、
結果的にＸ系とＹ系の選択タイミングが危険範囲に入っ
てファンクション不良を起こすこともある。一般に外部
アドレス信号のタイミングはユーザシステムに依存する
ので、システムによってＸ系とＹ系のアドレス信号がど
のような関係で入って来るか分からない。

上記のようなタイミングのずれを補償してＲＡＭが正常
に動作できるようにするため、スタテイツクＲＡＭにお
いてもアドレス入力バッファにラッチ機能を持たせ、ク
ロックによってＸ系とＹ系のアドレス信号を同時に取り
込むようにすることを考えた。

しかしながら、Ｘ、Ｙ同時タイミングは、第４図に破線
Ｂで示すごとく危険範囲Ａ内に入ることが多い。そのた
め、ラッチ方式によりアドレスを取り込んで選択タイミ
ングの適正化を図ることも非常に困難となる。

この発明の目的は、Ｘ系とＹ系のアドレス信号がほぼ同
時に入力されるようにされた半導体記憶装置におけるフ
ァンクション・マージンを向上させることにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれぼれば、下記のとおりである。

すなわち、アドレス入力バッファと選択線の駆動回路と
の間に、ディレィ量を調整可能なディレィ回路を接続、
離反自在に設け、Ｘ系とＹ系の選択線の選択タイミング
がファンクション不良を起こし易い危険範囲から外れる
ようにするものである。

［作用］ 上記のようにディレィ回路におけるディレィ時間を調整
してやることにより、ファンクション・マージンの向上
を図るという上記目的を達成するものである。

［実施例］ 第１図には、本発明に係る半導体記憶装置の一実施例が
示されている。

この実施例では、外部から供給されるＸ系アドレス信号
ＡＸを受けて内部アドレス信号を形成するＸアドレス入
カバッファＸ−ＡＤＢと、このアドレス入力バッファＸ
−ＡＤＨからの信号をデコードしてメモリアレイＭ−Ａ
ＲＹ内の対応するＸ系選択線（ワード線）を選択駆動す
るＸデコーダドライバＸ、　−Ｄ　Ｒとの間に、ディレ
ィ回路ＤＬＹ１が設けられている。

同様にして、外部から供給されるＹ系アドレス信号Ａｙ
を受けて内部アドレス信号を形成するＹアドレス入力バ
ッファＹ−ＡＤＢと、このアドレス入力バッファＹ−Ａ
ＤＢからの信号をデコードしてメモリアレイＭ−ＡＲＹ
内の対応するＹ系選択線（データ線）を選択駆動するＹ
デコーダドライバＹ−ＤＲとの間に、ディレィ回路ＤＬ
Ｙ２が設けられている。

しかも、上記ディレィ回路ＤＬＹＩ、ＤＬＹ２は、選択
的に接続可能にされている。つまり、必要に応じて付け
たり付けなかったりすることができるようにされている
。アドレス入力バッファＸ−ＡＤＢおよびＹ−ＡＤＢは
各々クロック信号ＣＬＫに同期して、アドレス信号を取
り込むような回路形式にされている。さらに、各ディレ
ィ回路ＤＬＹＩ、ＤＬＹ２は、そのディレィ量を連続的
もしくは段階的に調整できるような形式のものが最も適
している。

なお、第１図において符号ＳＧで示されているのは読み
出されたデータを検出し、増幅するセンスゲート、ＤＯ
はその信号を出力するデータ出力入力バッファである。

上記実施例の半導体記憶装置の場合、例えば試作品を作
る段階で、先ずアドレス入力バッファＸ−ＡＤＢおよび
Ｙ−ＡＤＢの出力信号を、ディレィ回路ＤＬＹＩ、ＤＬ
Ｙ２に通さないで直接デコーダドライバＸ−ＤＲ，Ｙ−
ＤＲに入れてやるようにする。このようにして出来上が
った試作品のアドレス端子に入力される信号のタイミン
グをずらしながらテストを行って、Ｘ系アドレス信号と
Ｙ系アドレス信号とのスキューによりファンクション不
良を起こす危険範囲を調べて、第４図に示すようなシュ
ムー図を作る。

そして、外部からのＸ系とＹ系のアドレス信号が同時タ
イミングで入ったとしても、内部信号（アドレス入力バ
ッファの出力）のタイミングをずらすことによって、第
４図の危険範囲から外れるようなディレィ時間を求める
。

それから、ディレィを入れるべき側（Ｘ系またはＹ系、
もしくはＸ系およびＹ系）のアドレス入力バッファとそ
の先のデコーダドライバとの間に、ディレィ回路ＤＬＹ
１またはＤＬＹ２を接続してやる。そして、可能ならば
そのディレィ回路におけるディレィ量を、上記テスティ
ングの結果得られたディレィ時間に近くなるように設定
してやる。

これによって、外部からＸ、Ｙ同時タイミングでＸ系ア
ドレスとＹ系アドレスを入れてやれば、内部で少なくと
も一方の信号のタイミングが設定されたディレィ量だけ
ずらされる。従ってメモリアレイにおけるＸ系とＹ系の
選択タイミングが、第４図に鎖線Ｃで示すように、危険
範囲Ａから外れるようになる。

その結果、Ｘ、Ｙアドレス同時切り換えによるファンク
ション不良が回避されるようになる。しかも、上記実施
例では、アドレス入力バッファＸ−ＡＤＢおよびＹ−Ａ
ＤＢにおいて、クロックＣＬＫに同期して外部アドレス
信号Ａｘ、Ａｙを同時にラッチするようにされている。

そのため、たとえユーザがＸ系アドレスとＹ系アドレス
のスキ＝８− ニーがあるような信号を供給したとしても、アドレス入
力バッファＸ−ＡＤＢおよびＹ−ＡＤＢには同時に取り
込まれるため、以後ディレィ回路ＤＬＹＩまたはＤＬＹ
２によって内部信号が遅延され、ファンクション不良を
起こさないようなタイミングでＸ系とＹ系の選択信号が
形成されるようになる。

なお、アドレス入力バッファＸ−ＡＤＢまたはＹ−ＡＤ
Ｂにディレィ回路ＤＬＹＩまたはＤＬＹ２を接続するか
しないかは、マスクスライス法による配線形成等によっ
て行うことができる。

上記実施例におけるディレィ回路ＤＬＹＩ、ＤＬＹ２は
、ＣＲ時定数回路等任意の形式の遅延回路を用いること
ができる。ただし、そのディレィ量を調整し易いものが
最も望ましい。

第２図には、バイポーラ型スタティックＲＡＭに適した
ディレィ回路の一例が示されている。

この実施例のディレィ回路は、ＥＣＬ　（エミッタ・カ
ップルド・ロジック）型のバッファを用いて適当なディ
レィ時間を得るようにされたものである。

ディレィ回路と同様ＥＣＬ回路により構成されたアドレ
ス入力バッファＡＤＢから出力される内部アドレス信号
ａｉは、ディレィ回路を構成する入力トランジスタＱ１
のベースに入力されている。

トランジスタＱ１とエミッタを共通にする他方のトラン
ジスタＱ２のベースには、ロジックスレッショールドと
なる基準電圧Ｖ　Ｂ　ｅ　ｄが印加されされている。そ
して、トランジスタＱ１とＱ２のコレクタ端子から、相
補的な内部アドレス信号ａｉ″、ａｉ″が取り出されて
、後段のデコーダに供給されるようになっている。

さらに、この実施例のディレィ回路は、トランジスタＱ
２のベースに印加される基準電圧■ＢＢｄを変化させて
やることによって、第３図に示すようにロジックスレッ
ショールドを移動させて、ディレィ量を調整できるよう
にされている。基準電圧Ｖ　１１　Ｂ　ｄはチップ内部
で発生してもよい。

また、基準電圧Ｖ　ＢＢ　ｄを変えることによってディ
レィ量を調整する代わりに、予め複数個のディレィ用バ
ッファを用意しておいて、必要なディレィ量の分だけデ
ィレィ用バッファを接続してやるようにしてもよい。

なお、上記実施例では、アドレス入力バッファＸ−ＡＤ
Ｂ、Ｙ−ＡＤＢとデコーダドライバＸ−ＤＲ，Ｙ−ＤＲ
との間にディレィ回路ＤＬＹＩ。

ＤＬＹ２を接続、離反可能にしたものについて説明した
が、ディレィ回路の挿入箇所はアドレス入力バッファの
直後に限定されるものでなく、例えばデコーダとドライ
バとの間に挿入できるようにしてもよい。

［発明の効果］ （１）アドレス入力バッファと選択線の駆動回動との間
に、ディレィ量を調整可能なディレィ回路を接続、離反
自在に設けてなるので、Ｘ系とＹ系の選択線の選択タイ
ミングがファンクション不良を起こし易い危険範囲から
外れるように、上記ディレィ回路におけるディレィ時間
を調整できるという作用により、ファンクション・マー
ジンが向上されるという効果がある。

１ｌ− （２）アドレス入力バッファと選択線の駆動回動との間
に、ディレィ量を調整可能なディレィ回路を接続、離反
自在に設けるとともに、アドレス入−カバッファには同
期信号（クロック）によって外部アドレス信号をラッチ
できるようにしてなるので、外部からどのようなタイミ
ングでＸ系とＹ系のアドレス信号が入ってきても一旦同
時に取り込んでから、一方の信号のタイミングをディレ
ィ回路でずらすことによって、所望の選択タイミングで
メモリアレイをアクセスすることができるようになり、
これによってファンクション・マージンが大幅に向上さ
れるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
ディレィ回路を接続するかしないかを、マスタスライス
法による配線形成によっていずれか一方の経路を選択的
に接続することにより行うと説明したが、予め両方の経
路とも接続線を形成しておいて、後から必要に応じて一
方の接続線をレーザ光等により切断するようにすること
も可能である。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である高速スタティックＲ
ＡＭに適用したものについて説明したが、この発明はそ
れに限定されず擬似スタティックＲＡＭやＲＯＭ　（リ
ード・オンリ・メモリ）その他Ｘ系とＹ系のアドレス信
号が並行して入力されるようにされた半導体記憶装置一
般に利用することができる。

【図面の簡単な説明】

第１図は本発明をスタティックＲＡＭに適用した場合の
一実施例を示すブロック図、 第２図はディレィ回路の一実施例を示す回路図、第３図
はそのディレィ回路におけるディレィ量の調整の仕方を
示す説明図、 第４図（Ａ）、（Ｂ）は、Ｘ系とＹ系のアドレス信号の
ずれによるファンクション不良を起こす危険範囲を示す
説明図および信号のずれの方向（＋。 −）を示す説明図、 第５図はＸ系とＹ系の選択タイミングのずれによるファ
ンクション不良の原因を示す説明図である。 Ｘ−ＡＤＢ・・・・Ｘアドレス入力バッファ、Ｙ　−Ａ
ＤＢ・・・・Ｙアドレス人カバッファ、Ｄ　Ｌ、Ｙ　１
　。 ＤＬＹ２・・・・ディレィ回路、Ｘ−ＤＲ・・・・Ｘデ
。 コーダドライバ、Ｙ−ＤＲ・・・・Ｙデコーダドライバ
、Ｍ−ＡＲＹ・・・・メモリアレイ、ＳＧ・・・・セン
スゲート、Ｄｏ・・・・データ出力バッファ。

Claims (1)

1. 【特許請求の範囲】 １、Ｘ系のアドレス信号とＹ系のアドレス信号が並行し
   て入力されるようにされた半導体記憶装置において、Ｘ
   系とＹ系のアドレス入力バッファと、Ｘ系とＹ系の選択
   線の駆動回路との間に、それぞれディレイ回路が接続、
   離反自在に設けられてなることを特徴とする半導体記憶
   装置。 ２、上記ディレイ回路は、その回路におけるディレイ量
   を調整できるように構成されてなることを特徴とする特
   許請求の範囲第１項記載の半導体記憶装置。 ３、上記Ｘ系とＹ系のアドレス入力バッファは、同期信
   号によって外部のアドレス信号をそれぞれラッチ可能に
   構成されてなることを特徴とする特許請求の範囲第１項
   もしくは第２項記載の半導体記憶装置。