JPS62195784A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS62195784A JPS62195784A JP61035102A JP3510286A JPS62195784A JP S62195784 A JPS62195784 A JP S62195784A JP 61035102 A JP61035102 A JP 61035102A JP 3510286 A JP3510286 A JP 3510286A JP S62195784 A JPS62195784 A JP S62195784A
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- Japan
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- signal
- address
- delay
- adb
- delay circuit
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000000872 buffer Substances 0.000 claims abstract description 32
- 230000006870 function Effects 0.000 abstract description 15
- 230000003068 static effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000007849 functional defect Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、半導体記憶技術さらには、半導体記憶装置
におけるX系アドレス信号とY系アドレス信号のタイミ
ング調整に適用して特に有効な技術に関し1例えばスタ
ティック型RAM (ランダム・アクセス・メモリ)お
けるアドレス入力バッファ回路に利用して有効な技術に
関する。
におけるX系アドレス信号とY系アドレス信号のタイミ
ング調整に適用して特に有効な技術に関し1例えばスタ
ティック型RAM (ランダム・アクセス・メモリ)お
けるアドレス入力バッファ回路に利用して有効な技術に
関する。
[従来技術]
一般にスタティック型RAMにおけるアドレス入力は、
X系のアドレス信号とY系のアドレス信号とも同じタイ
ミングで入って来る。
X系のアドレス信号とY系のアドレス信号とも同じタイ
ミングで入って来る。
[発明が解決しようとする問題点]
しかるに、スタティックRAMの内部では、X系の選択
線(ワード線)とY系の選択線(データ線もしくはディ
ジット線)の最も適当な選択タイミングというのがあり
、そのタイミング以外ではいわゆるファンクション不良
を起こす。つまり、X系アドレス信号とY系アドレス信
号の入力タイミングが、第4図に斜線Aで示すような特
定の範囲(以下危険範囲と称する)に入ると、メモリセ
ル内の情報破壊を起こし、ファンクション不良が発生す
ることが分かった。
線(ワード線)とY系の選択線(データ線もしくはディ
ジット線)の最も適当な選択タイミングというのがあり
、そのタイミング以外ではいわゆるファンクション不良
を起こす。つまり、X系アドレス信号とY系アドレス信
号の入力タイミングが、第4図に斜線Aで示すような特
定の範囲(以下危険範囲と称する)に入ると、メモリセ
ル内の情報破壊を起こし、ファンクション不良が発生す
ることが分かった。
これは、例えば第5図に示すように、アドレス[Xi、
Yi]のメモリセルを選択していた状態からアドレス[
Xi+1.Yi+1]のメモリセルの選択に移行すると
き、X系の選択線Wの選択タイミングが早過ぎると、[
Xi+1.Yi+1]のメモリセルが選択される前に[
Xi+1.Yi]のメモリセル内一瞬選択される状態が
牛じ、そのとき[Xi+1.Yj、]または[Xi+1
.Yi十1コのメモリセルの情報が破壊される為である
と考えられる。また、X系に比べてY系の選択線の選択
タイミングが早過ぎると、[Xi+1.Yi+1]のメ
モリセルに移行する前に、[Xi。
Yi]のメモリセルを選択していた状態からアドレス[
Xi+1.Yi+1]のメモリセルの選択に移行すると
き、X系の選択線Wの選択タイミングが早過ぎると、[
Xi+1.Yi+1]のメモリセルが選択される前に[
Xi+1.Yi]のメモリセル内一瞬選択される状態が
牛じ、そのとき[Xi+1.Yj、]または[Xi+1
.Yi十1コのメモリセルの情報が破壊される為である
と考えられる。また、X系に比べてY系の選択線の選択
タイミングが早過ぎると、[Xi+1.Yi+1]のメ
モリセルに移行する前に、[Xi。
Yi+1]のメモリセルが一瞬選択されて[Xi。
Yi+1]や[Xi+1.Yi+1コのメモリセルの情
報が破壊されるおそれがある。
報が破壊されるおそれがある。
上記ファンクション不良を防ぐためには、X系の選択線
とY系の選択線の選択タイミングのずれは、高速RAM
になるほど厳密さが要求されるようになる。
とY系の選択線の選択タイミングのずれは、高速RAM
になるほど厳密さが要求されるようになる。
しかしながら、現在の技術では、X系とY系のアドレス
入力タイミングがどのような関係にあるときにファンク
ション不良を生じるのか、設計の段階では予測がつかず
、試作品を作った後で判明することが多い。しかるに、
試作後に上記のようなX系とY系の選択タイミングのず
れによるファンクション不良が発見されると、タイミン
グの適正化が非常に困難である。
入力タイミングがどのような関係にあるときにファンク
ション不良を生じるのか、設計の段階では予測がつかず
、試作品を作った後で判明することが多い。しかるに、
試作後に上記のようなX系とY系の選択タイミングのず
れによるファンクション不良が発見されると、タイミン
グの適正化が非常に困難である。
一方、RAM内部で信号のタイミング関係に問題がなく
ても外部から入ってくるアドレス信号にずれがあると、
結果的にX系とY系の選択タイミングが危険範囲に入っ
てファンクション不良を起こすこともある。一般に外部
アドレス信号のタイミングはユーザシステムに依存する
ので、システムによってX系とY系のアドレス信号がど
のような関係で入って来るか分からない。
ても外部から入ってくるアドレス信号にずれがあると、
結果的にX系とY系の選択タイミングが危険範囲に入っ
てファンクション不良を起こすこともある。一般に外部
アドレス信号のタイミングはユーザシステムに依存する
ので、システムによってX系とY系のアドレス信号がど
のような関係で入って来るか分からない。
上記のようなタイミングのずれを補償してRAMが正常
に動作できるようにするため、スタテイツクRAMにお
いてもアドレス入力バッファにラッチ機能を持たせ、ク
ロックによってX系とY系のアドレス信号を同時に取り
込むようにすることを考えた。
に動作できるようにするため、スタテイツクRAMにお
いてもアドレス入力バッファにラッチ機能を持たせ、ク
ロックによってX系とY系のアドレス信号を同時に取り
込むようにすることを考えた。
しかしながら、X、Y同時タイミングは、第4図に破線
Bで示すごとく危険範囲A内に入ることが多い。そのた
め、ラッチ方式によりアドレスを取り込んで選択タイミ
ングの適正化を図ることも非常に困難となる。
Bで示すごとく危険範囲A内に入ることが多い。そのた
め、ラッチ方式によりアドレスを取り込んで選択タイミ
ングの適正化を図ることも非常に困難となる。
この発明の目的は、X系とY系のアドレス信号がほぼ同
時に入力されるようにされた半導体記憶装置におけるフ
ァンクション・マージンを向上させることにある。
時に入力されるようにされた半導体記憶装置におけるフ
ァンクション・マージンを向上させることにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
[問題点を解決するための手段]
本願において開示される発明のうち代表的なものの概要
を説明すれぼれば、下記のとおりである。
を説明すれぼれば、下記のとおりである。
すなわち、アドレス入力バッファと選択線の駆動回路と
の間に、ディレィ量を調整可能なディレィ回路を接続、
離反自在に設け、X系とY系の選択線の選択タイミング
がファンクション不良を起こし易い危険範囲から外れる
ようにするものである。
の間に、ディレィ量を調整可能なディレィ回路を接続、
離反自在に設け、X系とY系の選択線の選択タイミング
がファンクション不良を起こし易い危険範囲から外れる
ようにするものである。
[作用]
上記のようにディレィ回路におけるディレィ時間を調整
してやることにより、ファンクション・マージンの向上
を図るという上記目的を達成するものである。
してやることにより、ファンクション・マージンの向上
を図るという上記目的を達成するものである。
[実施例]
第1図には、本発明に係る半導体記憶装置の一実施例が
示されている。
示されている。
この実施例では、外部から供給されるX系アドレス信号
AXを受けて内部アドレス信号を形成するXアドレス入
カバッファX−ADBと、このアドレス入力バッファX
−ADHからの信号をデコードしてメモリアレイM−A
RY内の対応するX系選択線(ワード線)を選択駆動す
るXデコーダドライバX、 −D Rとの間に、ディレ
ィ回路DLY1が設けられている。
AXを受けて内部アドレス信号を形成するXアドレス入
カバッファX−ADBと、このアドレス入力バッファX
−ADHからの信号をデコードしてメモリアレイM−A
RY内の対応するX系選択線(ワード線)を選択駆動す
るXデコーダドライバX、 −D Rとの間に、ディレ
ィ回路DLY1が設けられている。
同様にして、外部から供給されるY系アドレス信号Ay
を受けて内部アドレス信号を形成するYアドレス入力バ
ッファY−ADBと、このアドレス入力バッファY−A
DBからの信号をデコードしてメモリアレイM−ARY
内の対応するY系選択線(データ線)を選択駆動するY
デコーダドライバY−DRとの間に、ディレィ回路DL
Y2が設けられている。
を受けて内部アドレス信号を形成するYアドレス入力バ
ッファY−ADBと、このアドレス入力バッファY−A
DBからの信号をデコードしてメモリアレイM−ARY
内の対応するY系選択線(データ線)を選択駆動するY
デコーダドライバY−DRとの間に、ディレィ回路DL
Y2が設けられている。
しかも、上記ディレィ回路DLYI、DLY2は、選択
的に接続可能にされている。つまり、必要に応じて付け
たり付けなかったりすることができるようにされている
。アドレス入力バッファX−ADBおよびY−ADBは
各々クロック信号CLKに同期して、アドレス信号を取
り込むような回路形式にされている。さらに、各ディレ
ィ回路DLYI、DLY2は、そのディレィ量を連続的
もしくは段階的に調整できるような形式のものが最も適
している。
的に接続可能にされている。つまり、必要に応じて付け
たり付けなかったりすることができるようにされている
。アドレス入力バッファX−ADBおよびY−ADBは
各々クロック信号CLKに同期して、アドレス信号を取
り込むような回路形式にされている。さらに、各ディレ
ィ回路DLYI、DLY2は、そのディレィ量を連続的
もしくは段階的に調整できるような形式のものが最も適
している。
なお、第1図において符号SGで示されているのは読み
出されたデータを検出し、増幅するセンスゲート、DO
はその信号を出力するデータ出力入力バッファである。
出されたデータを検出し、増幅するセンスゲート、DO
はその信号を出力するデータ出力入力バッファである。
上記実施例の半導体記憶装置の場合、例えば試作品を作
る段階で、先ずアドレス入力バッファX−ADBおよび
Y−ADBの出力信号を、ディレィ回路DLYI、DL
Y2に通さないで直接デコーダドライバX−DR,Y−
DRに入れてやるようにする。このようにして出来上が
った試作品のアドレス端子に入力される信号のタイミン
グをずらしながらテストを行って、X系アドレス信号と
Y系アドレス信号とのスキューによりファンクション不
良を起こす危険範囲を調べて、第4図に示すようなシュ
ムー図を作る。
る段階で、先ずアドレス入力バッファX−ADBおよび
Y−ADBの出力信号を、ディレィ回路DLYI、DL
Y2に通さないで直接デコーダドライバX−DR,Y−
DRに入れてやるようにする。このようにして出来上が
った試作品のアドレス端子に入力される信号のタイミン
グをずらしながらテストを行って、X系アドレス信号と
Y系アドレス信号とのスキューによりファンクション不
良を起こす危険範囲を調べて、第4図に示すようなシュ
ムー図を作る。
そして、外部からのX系とY系のアドレス信号が同時タ
イミングで入ったとしても、内部信号(アドレス入力バ
ッファの出力)のタイミングをずらすことによって、第
4図の危険範囲から外れるようなディレィ時間を求める
。
イミングで入ったとしても、内部信号(アドレス入力バ
ッファの出力)のタイミングをずらすことによって、第
4図の危険範囲から外れるようなディレィ時間を求める
。
それから、ディレィを入れるべき側(X系またはY系、
もしくはX系およびY系)のアドレス入力バッファとそ
の先のデコーダドライバとの間に、ディレィ回路DLY
1またはDLY2を接続してやる。そして、可能ならば
そのディレィ回路におけるディレィ量を、上記テスティ
ングの結果得られたディレィ時間に近くなるように設定
してやる。
もしくはX系およびY系)のアドレス入力バッファとそ
の先のデコーダドライバとの間に、ディレィ回路DLY
1またはDLY2を接続してやる。そして、可能ならば
そのディレィ回路におけるディレィ量を、上記テスティ
ングの結果得られたディレィ時間に近くなるように設定
してやる。
これによって、外部からX、Y同時タイミングでX系ア
ドレスとY系アドレスを入れてやれば、内部で少なくと
も一方の信号のタイミングが設定されたディレィ量だけ
ずらされる。従ってメモリアレイにおけるX系とY系の
選択タイミングが、第4図に鎖線Cで示すように、危険
範囲Aから外れるようになる。
ドレスとY系アドレスを入れてやれば、内部で少なくと
も一方の信号のタイミングが設定されたディレィ量だけ
ずらされる。従ってメモリアレイにおけるX系とY系の
選択タイミングが、第4図に鎖線Cで示すように、危険
範囲Aから外れるようになる。
その結果、X、Yアドレス同時切り換えによるファンク
ション不良が回避されるようになる。しかも、上記実施
例では、アドレス入力バッファX−ADBおよびY−A
DBにおいて、クロックCLKに同期して外部アドレス
信号Ax、Ayを同時にラッチするようにされている。
ション不良が回避されるようになる。しかも、上記実施
例では、アドレス入力バッファX−ADBおよびY−A
DBにおいて、クロックCLKに同期して外部アドレス
信号Ax、Ayを同時にラッチするようにされている。
そのため、たとえユーザがX系アドレスとY系アドレス
のスキ=8− ニーがあるような信号を供給したとしても、アドレス入
力バッファX−ADBおよびY−ADBには同時に取り
込まれるため、以後ディレィ回路DLYIまたはDLY
2によって内部信号が遅延され、ファンクション不良を
起こさないようなタイミングでX系とY系の選択信号が
形成されるようになる。
のスキ=8− ニーがあるような信号を供給したとしても、アドレス入
力バッファX−ADBおよびY−ADBには同時に取り
込まれるため、以後ディレィ回路DLYIまたはDLY
2によって内部信号が遅延され、ファンクション不良を
起こさないようなタイミングでX系とY系の選択信号が
形成されるようになる。
なお、アドレス入力バッファX−ADBまたはY−AD
Bにディレィ回路DLYIまたはDLY2を接続するか
しないかは、マスクスライス法による配線形成等によっ
て行うことができる。
Bにディレィ回路DLYIまたはDLY2を接続するか
しないかは、マスクスライス法による配線形成等によっ
て行うことができる。
上記実施例におけるディレィ回路DLYI、DLY2は
、CR時定数回路等任意の形式の遅延回路を用いること
ができる。ただし、そのディレィ量を調整し易いものが
最も望ましい。
、CR時定数回路等任意の形式の遅延回路を用いること
ができる。ただし、そのディレィ量を調整し易いものが
最も望ましい。
第2図には、バイポーラ型スタティックRAMに適した
ディレィ回路の一例が示されている。
ディレィ回路の一例が示されている。
この実施例のディレィ回路は、ECL (エミッタ・カ
ップルド・ロジック)型のバッファを用いて適当なディ
レィ時間を得るようにされたものである。
ップルド・ロジック)型のバッファを用いて適当なディ
レィ時間を得るようにされたものである。
ディレィ回路と同様ECL回路により構成されたアドレ
ス入力バッファADBから出力される内部アドレス信号
aiは、ディレィ回路を構成する入力トランジスタQ1
のベースに入力されている。
ス入力バッファADBから出力される内部アドレス信号
aiは、ディレィ回路を構成する入力トランジスタQ1
のベースに入力されている。
トランジスタQ1とエミッタを共通にする他方のトラン
ジスタQ2のベースには、ロジックスレッショールドと
なる基準電圧V B e dが印加されされている。そ
して、トランジスタQ1とQ2のコレクタ端子から、相
補的な内部アドレス信号ai″、ai″が取り出されて
、後段のデコーダに供給されるようになっている。
ジスタQ2のベースには、ロジックスレッショールドと
なる基準電圧V B e dが印加されされている。そ
して、トランジスタQ1とQ2のコレクタ端子から、相
補的な内部アドレス信号ai″、ai″が取り出されて
、後段のデコーダに供給されるようになっている。
さらに、この実施例のディレィ回路は、トランジスタQ
2のベースに印加される基準電圧■BBdを変化させて
やることによって、第3図に示すようにロジックスレッ
ショールドを移動させて、ディレィ量を調整できるよう
にされている。基準電圧V 11 B dはチップ内部
で発生してもよい。
2のベースに印加される基準電圧■BBdを変化させて
やることによって、第3図に示すようにロジックスレッ
ショールドを移動させて、ディレィ量を調整できるよう
にされている。基準電圧V 11 B dはチップ内部
で発生してもよい。
また、基準電圧V BB dを変えることによってディ
レィ量を調整する代わりに、予め複数個のディレィ用バ
ッファを用意しておいて、必要なディレィ量の分だけデ
ィレィ用バッファを接続してやるようにしてもよい。
レィ量を調整する代わりに、予め複数個のディレィ用バ
ッファを用意しておいて、必要なディレィ量の分だけデ
ィレィ用バッファを接続してやるようにしてもよい。
なお、上記実施例では、アドレス入力バッファX−AD
B、Y−ADBとデコーダドライバX−DR,Y−DR
との間にディレィ回路DLYI。
B、Y−ADBとデコーダドライバX−DR,Y−DR
との間にディレィ回路DLYI。
DLY2を接続、離反可能にしたものについて説明した
が、ディレィ回路の挿入箇所はアドレス入力バッファの
直後に限定されるものでなく、例えばデコーダとドライ
バとの間に挿入できるようにしてもよい。
が、ディレィ回路の挿入箇所はアドレス入力バッファの
直後に限定されるものでなく、例えばデコーダとドライ
バとの間に挿入できるようにしてもよい。
[発明の効果]
(1)アドレス入力バッファと選択線の駆動回動との間
に、ディレィ量を調整可能なディレィ回路を接続、離反
自在に設けてなるので、X系とY系の選択線の選択タイ
ミングがファンクション不良を起こし易い危険範囲から
外れるように、上記ディレィ回路におけるディレィ時間
を調整できるという作用により、ファンクション・マー
ジンが向上されるという効果がある。
に、ディレィ量を調整可能なディレィ回路を接続、離反
自在に設けてなるので、X系とY系の選択線の選択タイ
ミングがファンクション不良を起こし易い危険範囲から
外れるように、上記ディレィ回路におけるディレィ時間
を調整できるという作用により、ファンクション・マー
ジンが向上されるという効果がある。
1l−
(2)アドレス入力バッファと選択線の駆動回動との間
に、ディレィ量を調整可能なディレィ回路を接続、離反
自在に設けるとともに、アドレス入−カバッファには同
期信号(クロック)によって外部アドレス信号をラッチ
できるようにしてなるので、外部からどのようなタイミ
ングでX系とY系のアドレス信号が入ってきても一旦同
時に取り込んでから、一方の信号のタイミングをディレ
ィ回路でずらすことによって、所望の選択タイミングで
メモリアレイをアクセスすることができるようになり、
これによってファンクション・マージンが大幅に向上さ
れるという効果がある。
に、ディレィ量を調整可能なディレィ回路を接続、離反
自在に設けるとともに、アドレス入−カバッファには同
期信号(クロック)によって外部アドレス信号をラッチ
できるようにしてなるので、外部からどのようなタイミ
ングでX系とY系のアドレス信号が入ってきても一旦同
時に取り込んでから、一方の信号のタイミングをディレ
ィ回路でずらすことによって、所望の選択タイミングで
メモリアレイをアクセスすることができるようになり、
これによってファンクション・マージンが大幅に向上さ
れるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
ディレィ回路を接続するかしないかを、マスタスライス
法による配線形成によっていずれか一方の経路を選択的
に接続することにより行うと説明したが、予め両方の経
路とも接続線を形成しておいて、後から必要に応じて一
方の接続線をレーザ光等により切断するようにすること
も可能である。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
ディレィ回路を接続するかしないかを、マスタスライス
法による配線形成によっていずれか一方の経路を選択的
に接続することにより行うと説明したが、予め両方の経
路とも接続線を形成しておいて、後から必要に応じて一
方の接続線をレーザ光等により切断するようにすること
も可能である。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である高速スタティックR
AMに適用したものについて説明したが、この発明はそ
れに限定されず擬似スタティックRAMやROM (リ
ード・オンリ・メモリ)その他X系とY系のアドレス信
号が並行して入力されるようにされた半導体記憶装置一
般に利用することができる。
をその背景となった利用分野である高速スタティックR
AMに適用したものについて説明したが、この発明はそ
れに限定されず擬似スタティックRAMやROM (リ
ード・オンリ・メモリ)その他X系とY系のアドレス信
号が並行して入力されるようにされた半導体記憶装置一
般に利用することができる。
第1図は本発明をスタティックRAMに適用した場合の
一実施例を示すブロック図、 第2図はディレィ回路の一実施例を示す回路図、第3図
はそのディレィ回路におけるディレィ量の調整の仕方を
示す説明図、 第4図(A)、(B)は、X系とY系のアドレス信号の
ずれによるファンクション不良を起こす危険範囲を示す
説明図および信号のずれの方向(+。 −)を示す説明図、 第5図はX系とY系の選択タイミングのずれによるファ
ンクション不良の原因を示す説明図である。 X−ADB・・・・Xアドレス入力バッファ、Y −A
DB・・・・Yアドレス人カバッファ、D L、Y 1
。 DLY2・・・・ディレィ回路、X−DR・・・・Xデ
。 コーダドライバ、Y−DR・・・・Yデコーダドライバ
、M−ARY・・・・メモリアレイ、SG・・・・セン
スゲート、Do・・・・データ出力バッファ。
一実施例を示すブロック図、 第2図はディレィ回路の一実施例を示す回路図、第3図
はそのディレィ回路におけるディレィ量の調整の仕方を
示す説明図、 第4図(A)、(B)は、X系とY系のアドレス信号の
ずれによるファンクション不良を起こす危険範囲を示す
説明図および信号のずれの方向(+。 −)を示す説明図、 第5図はX系とY系の選択タイミングのずれによるファ
ンクション不良の原因を示す説明図である。 X−ADB・・・・Xアドレス入力バッファ、Y −A
DB・・・・Yアドレス人カバッファ、D L、Y 1
。 DLY2・・・・ディレィ回路、X−DR・・・・Xデ
。 コーダドライバ、Y−DR・・・・Yデコーダドライバ
、M−ARY・・・・メモリアレイ、SG・・・・セン
スゲート、Do・・・・データ出力バッファ。
Claims (1)
- 【特許請求の範囲】 1、X系のアドレス信号とY系のアドレス信号が並行し
て入力されるようにされた半導体記憶装置において、X
系とY系のアドレス入力バッファと、X系とY系の選択
線の駆動回路との間に、それぞれディレイ回路が接続、
離反自在に設けられてなることを特徴とする半導体記憶
装置。 2、上記ディレイ回路は、その回路におけるディレイ量
を調整できるように構成されてなることを特徴とする特
許請求の範囲第1項記載の半導体記憶装置。 3、上記X系とY系のアドレス入力バッファは、同期信
号によって外部のアドレス信号をそれぞれラッチ可能に
構成されてなることを特徴とする特許請求の範囲第1項
もしくは第2項記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61035102A JPS62195784A (ja) | 1986-02-21 | 1986-02-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61035102A JPS62195784A (ja) | 1986-02-21 | 1986-02-21 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62195784A true JPS62195784A (ja) | 1987-08-28 |
Family
ID=12432570
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61035102A Pending JPS62195784A (ja) | 1986-02-21 | 1986-02-21 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62195784A (ja) |
-
1986
- 1986-02-21 JP JP61035102A patent/JPS62195784A/ja active Pending
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