JPS62190749A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS62190749A
JPS62190749A JP3323586A JP3323586A JPS62190749A JP S62190749 A JPS62190749 A JP S62190749A JP 3323586 A JP3323586 A JP 3323586A JP 3323586 A JP3323586 A JP 3323586A JP S62190749 A JPS62190749 A JP S62190749A
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silicon film
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [概要] 多結晶シリコン膜からなる抵抗素子の接続電極を、導電
性多結晶シリコン膜と金属膜または金属シリサイド膜を
重層して形成する。
このように形成すれば、抵抗素子の抵抗値の制御が容易
になる。
「産業上の利用分野」 本発明は半導体装置の製造方法に係り、そのうち特に、
多結晶シリコン膜からなる抵抗素子の形成方法に関する
最近におけるIC,LSIなど半導体装置の発展は非常
に目覚ましく、それはすべて高集積化。
高性能化する方向に技術が進んでいる。
従って、半導体装置は、素子を微細に、且つ、精度良く
形成することが品質上から重要な課題となっている。更
に、ICなどの半導体装置には、トランジスタのような
能動素子の他、容量や抵抗のような受動素子も設けられ
ており、このような素子も精度良く形成することが大切
である。
[従来の技術と発明が解決しようとする問題点]さて、
ICなどの半導体装置に設ける抵抗素子は、従前、半導
体基板そのものに不純物を拡散して形成する方法、例え
ばベース領域と同時に拡散形成する方法を用いていたが
、ICが高集積化されてきたために、高抵抗素子を形成
すると、長さが長くなって占有面積が大きくなり、その
ため、集積度が害される欠点があった。更に、寄生容量
の低減の目的もあって、最近では、高抵抗素子を低濃度
に不純物を含有させた多結晶シリコン膜、即ち、シート
抵抗の高い多結晶シリコン膜で作成する方法が採られて
いる。例えば、数にΩ〜数十にΩ/口の抵抗素子を長さ
10μm9幅3〜5μm程度で形成する方法である。
第2図は、このような従来の多結晶シリコン膜からなる
高抵抗素子の断面図を示しており、1はシリコン基板、
2は酸化シリコン(SiO2)膜。
3は多結晶シリコン膜(抵抗素子)、4は抵抗素子面を
被覆した5i02膜、5は電極コンタクト部(補償拡散
部)、6は接続電極である。
このような構造の抵抗素子を形成するには、所定の不純
物濃度を含有させて、抵抗値を調整した多結晶シリコン
膜3をパターンニングし、その表面を高温酸化して5i
02膜4からなる絶縁膜を形成する。次いで、その5i
02膜を窓開けして、窓から導電性不純物を拡散または
注入し、補償拡散して、電極コンタクト部5を形成し、
その窓部に、例えば、アルミニウム膜の接続電極6をパ
ターンニングすると云う方法が採られている。
また、他の形成方法として、電極コンタクト部を拡散ま
たは注入した後、多結晶シリコン膜をパターンニングし
、次いで、5i02膜4を形成して窓開けする形成方法
があり、このような抵抗素子の形成法は同時に形成する
半導体素子の形成方法と関連して変わるものである。
上記のような電極コンタクト部5 (補償拡散部)を設
ける理由は、周知のように、高抵抗素子が低濃度でシー
ト抵抗の高い多結晶シリコン膜であるから、電極との接
触部分が不安定になり易く、バリヤができやすいために
、その接触抵抗を減少させるためである。
ところが、このような方法で形成すると、抵抗素子の抵
抗値を所要値に規制にすることが難しくなる。それは、
多結晶シリコン膜に不純物を拡散または注入して熱処理
し、補償拡散して電極コンタクト部5を形成する場合、
多結晶シリコン膜が単結晶シリコン基板に較べると、不
純物の拡散が速くて不安定で、拡散領域が一定化しにく
いために、多結晶シリコン膜の長さが変化するためであ
る。特に、低濃度で高シート抵抗の多結晶シリコン膜の
抵抗値は長さの影響を受は易い。また、多結晶シリコン
膜の拡散領域が一定化しにくい理由は、例えば、多結晶
シリコン膜が撒砂な成長条件の変化によって、大きく拡
散係数が変動し、それによって拡散領域が変化するもの
である。
また、このような抵抗素子は半導体素子と同時に形成さ
れるため、半導体素子を形成する場合の熱処理の影響を
受けて、高濃度な電極コンタクト部の拡散領域が拡がり
変動する。
更には、接続電極の二つの窓は、同時に形成するとは限
らず、他の半導体素子の窓開けと同時におこなわれて、
二つの窓を別々に形成する場合もあり、その場合には二
つの窓の位W(距離)が変動して、一層所定の抵抗値か
ら外れるようになる。
以上のような理由で、電極コンタクト部5を設けること
は、高抵抗素子の抵抗値を精度良く所定値に規制にする
ことが大変難しい。
本発明はこの欠点を除去して、高精度な多結晶シリコン
膜からなる高抵抗素子を形成する形成方法を提案するも
のである。
E問題点を解決するための手段] その目的は、所定の不純物濃度を有する多結晶シリコン
膜をパターンニングし、次に、該多結晶シリコン膜の表
面に絶縁膜を形成し、該絶縁膜を窓開けした後、該窓部
分に導電性多結晶シリコン膜と金属膜、または、金属シ
リサイド膜とを積層した接続電極を形成する工程が含ま
れる半導体装置の製造方法によって達成される。
[作用] 即ち、本発明は、補償拡散して形成する電極コンタクト
部の代わりに、接続電極を導電性多結晶シリコン膜と金
属膜または金属シリサイド膜を重層して形成する。
そうすると、一層高精度な抵抗値をもった高抵抗素子が
得られる。
[実施例〕 以下、図面を参照して実施例によって詳細に説明する。
第1図(a)〜f(Jは本発明にかかる形成方法のの形
成工程順断面図を示しており、まず、同図(8)に示す
ように、シリコン基板1の5i02膜2上に、膜厚30
00人程度0ノンドープ多結晶シリコン膜13を化学気
相成長(CVD)法で被着し、硼素(B”)イオンを加
速電圧40KeV、  ドーズ量IE14/cJで注入
した後、ドープ多結晶シリコン膜13をパターンニング
し、次いで、同じ< CVD法で膜厚2000人のSi
O□膜14を被覆し、ドライ窒素中の1100℃で30
分間程度、熱処理する。そうすると、低濃度で高シート
抵抗の多結晶シリコン膜が形成される。
次いで、第1図(blに示すように、5i02膜14を
窓開けした後、同じ< CVD法で膜厚1000人のノ
ンドープ多結晶シリコン膜15を被着し、その多結晶シ
リコン膜15に弗化硼素(BF”)イオンを加速電圧8
0KeV、  ドーズ量IE14/cJで注入して、そ
のドープ多結晶シリコン膜15を電極形状にパターンニ
ングする。この時、上記のような弗化硼素イオンを用い
ると、浅い注入層が形成されて、ノンドープ多結晶シリ
コン膜15にのみ硼素を注入することができる。
次いで、第1図tc+に示すように、CVD法でタング
ステン膜16を選択成長し、400〜500℃で軽く熱
処理する。選択成長法は、六弗化タングステン(WF6
)を反応ガスとして用いて、シリコン膜上に被着し、S
tO,、膜上には被着させない方法である。尚、このタ
ングステン膜の代わりに、タングステンシリサイド膜を
選択成長してもよく、また、モリブデン膜やモリブデン
シリサイド膜、あるいは、その他の金属膜や金属シリサ
イド膜を選択成長しても良い。
また、ノンドープ多結晶シリコン膜15の上に、金属膜
や金属シリサイド膜を被着させ、その後にイオン注入を
おこなう方法によっても同様の効果が実現できる。
このような方法で形成した抵抗素子は、コンタクト補償
拡散した電極コンタクト部が小さくなるため、抵抗値の
変動が少なくなって高精度化される。且つ、全面に弗化
硼素イオンを注入したり、また、選択成長法で金属膜や
シリサイド膜を形成したりして、電極および配線をセル
ファライン(自己整合)で形成される利点がある。また
、コンタクト抵抗の低減が可能である。
[発明の効果] 以上の説明から明らかなように、本発明にかかる多結晶
シリコン膜からなる抵抗素子の形成方法によれば、高抵
抗素子の抵抗値が精度良くなって、ICを高性能・高品
質化することができる。
【図面の簡単な説明】
第1図(al〜fclは本発明にかかる形成工程順断面
図、第2図は従来の抵抗素子の断面図である。 図において、 ■はシリコン基板、  2,4.14は5i02膜、3
.13は多結晶シリコン膜(抵抗素子)、5は電極コン
タクト部、6は接続電極、15はドープ多結晶シリコン
膜(電極)、16はタングステン膜(電極) を示している。

Claims (1)

  1. 【特許請求の範囲】 半導体基板上に設ける多結晶シリコン膜からなる抵抗素
    子の製造方法であつて、 所定の不純物濃度を有する多結晶シリコン膜をパターン
    ニングし、次に、該多結晶シリコン膜の表面に絶縁膜を
    形成し、該絶縁膜を窓開けした後、該窓部分に導電性多
    結晶シリコン膜と金属膜、または、金属シリサイド膜と
    を積層した接続電極を形成する工程が含まれてなること
    を特徴とする半導体装置の製造方法。
JP3323586A 1986-02-17 1986-02-17 半導体装置の製造方法 Expired - Fee Related JPH0680797B2 (ja)

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