JPS62188444A - フレ−ム位相同期回路 - Google Patents
フレ−ム位相同期回路Info
- Publication number
- JPS62188444A JPS62188444A JP61030063A JP3006386A JPS62188444A JP S62188444 A JPS62188444 A JP S62188444A JP 61030063 A JP61030063 A JP 61030063A JP 3006386 A JP3006386 A JP 3006386A JP S62188444 A JPS62188444 A JP S62188444A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- signal
- data
- frame
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012544 monitoring process Methods 0.000 claims 2
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 230000005540 biological transmission Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000002123 temporal effect Effects 0.000 description 2
- 210000001217 buttock Anatomy 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し陀業上の利用分野〕
本発明は同期網における伝送路終端装置において、伝送
路側から入力さ扛るデータの位相の時間的変動を吸収し
、フレーム位相同期をとる機能を持った回路に関するも
のである。
路側から入力さ扛るデータの位相の時間的変動を吸収し
、フレーム位相同期をとる機能を持った回路に関するも
のである。
同期網における伝送路終端装置では、入力信号ワンダー
を吸収し、フレーム位相同期をとるため。
を吸収し、フレーム位相同期をとるため。
伝送路側から入力される信号からタイミングを抽出し、
このタイミングで波形変換された信号を、エラスティッ
クメモリと呼は汎る。is込みタイミングと読み出しタ
イミングとをそnぞ几独立に設定できる機能を持った記
憶素子を用いて装置内マスタークロックに同期させて送
り出しているが。
このタイミングで波形変換された信号を、エラスティッ
クメモリと呼は汎る。is込みタイミングと読み出しタ
イミングとをそnぞ几独立に設定できる機能を持った記
憶素子を用いて装置内マスタークロックに同期させて送
り出しているが。
実際には伝送路側から抽出されるタイミングクロックに
伝送路において周囲の温度変化や局側の電源質物等にエ
リ、時間的な変動を伴う為、データの読み出し位相と書
き込み位相の安定な関係が破らnることがあり、こnを
制御する為の回路が必要になってくる。第31ン1は従
来の例を示し、吉き込みデータ101t’!エラステイ
ツクメモリ1に入り、ここに書き込まれるデータの位相
と読み出すデータの位相を位相比較回路3で比較し、そ
の比較結果により、書き込み側の位相と読み出し側の位
相金ずらすか否か、つ1すit込みデータ101及び害
き込み位相信号106を遅延回路6,7に通すか否かの
選択を選択回路4.5で行う。
伝送路において周囲の温度変化や局側の電源質物等にエ
リ、時間的な変動を伴う為、データの読み出し位相と書
き込み位相の安定な関係が破らnることがあり、こnを
制御する為の回路が必要になってくる。第31ン1は従
来の例を示し、吉き込みデータ101t’!エラステイ
ツクメモリ1に入り、ここに書き込まれるデータの位相
と読み出すデータの位相を位相比較回路3で比較し、そ
の比較結果により、書き込み側の位相と読み出し側の位
相金ずらすか否か、つ1すit込みデータ101及び害
き込み位相信号106を遅延回路6,7に通すか否かの
選択を選択回路4.5で行う。
従来回路では、伝送路側から受爪したlフレーム分のデ
ータをエラスティックメモリに曹き込み。
ータをエラスティックメモリに曹き込み。
そのフレームの生卵を書き込み位相の基準として読み出
し側の位相と位相比較を行い、その比較結果をもとに、
書き込みデータ及び¥iFキ込み位相信号を遅延回路に
通すか否かを判断するという方法で制御を行っている為
、どうしても一定のピット数の遅延回路が必要不可欠で
あり、ハードウェアの増大を招くという欠点があった。
し側の位相と位相比較を行い、その比較結果をもとに、
書き込みデータ及び¥iFキ込み位相信号を遅延回路に
通すか否かを判断するという方法で制御を行っている為
、どうしても一定のピット数の遅延回路が必要不可欠で
あり、ハードウェアの増大を招くという欠点があった。
本発明のフレーム位相同期回路は、入力信号のワングー
吸収及びフレーム位相同期音とる為の1つのエラスティ
ックメモリと、このエラスティックメモリの書き込み、
読み出し位相の関係全監視する位相比較回路と、前記の
エラスティックメモリに、2フレーム単位でデータを書
き込む制御を行う1フレーム分の位相差を持った2種類
の書き込み位相信号から位相比較の為の:2卑となる信
号全選択する選択回路とを具備すること全特徴とする。
吸収及びフレーム位相同期音とる為の1つのエラスティ
ックメモリと、このエラスティックメモリの書き込み、
読み出し位相の関係全監視する位相比較回路と、前記の
エラスティックメモリに、2フレーム単位でデータを書
き込む制御を行う1フレーム分の位相差を持った2種類
の書き込み位相信号から位相比較の為の:2卑となる信
号全選択する選択回路とを具備すること全特徴とする。
次に5本発明について図面上参照して説明する。
第1図は本発明の一実施例を示すブロック崗である。又
第2因はこの実施例の動作金示すタイムチャートである
。
第2因はこの実施例の動作金示すタイムチャートである
。
入力されたデータ101Hエラステイツクメモ171に
入り、最初、書き込み位相信号106t−¥準として誉
き込まれる。この時1位相比較回¥!r3での位相比較
は信号106と読み出し位相信号105の間で行われて
おり、その間の位相が重なった時、lフレーム分遅れた
誉き込み位相信号107を選択回路2で選択し以後、こ
の位相信号107を基準として、データ全書き込む。1
03はデータの書込みを行うか否か全制御する書込み制
御信号であり、1フレームの内に伺ビット書くかを制御
する。本実施例ではlフレームの内nビットのブータラ
臀<ものとして図示する。104はデータの読出しを行
うか否かを制御する読出し制御信号であり、信号103
に相当するものである。
入り、最初、書き込み位相信号106t−¥準として誉
き込まれる。この時1位相比較回¥!r3での位相比較
は信号106と読み出し位相信号105の間で行われて
おり、その間の位相が重なった時、lフレーム分遅れた
誉き込み位相信号107を選択回路2で選択し以後、こ
の位相信号107を基準として、データ全書き込む。1
03はデータの書込みを行うか否か全制御する書込み制
御信号であり、1フレームの内に伺ビット書くかを制御
する。本実施例ではlフレームの内nビットのブータラ
臀<ものとして図示する。104はデータの読出しを行
うか否かを制御する読出し制御信号であり、信号103
に相当するものである。
[発明の効果]
以上の説明から明らかな様に、本発明は、マルチフレー
ムをカウントするカウンターの異なる出力ビンから容易
に得ることのできる1フレーム分、位相のずれた2種類
の書き込み位相信号上用意し。
ムをカウントするカウンターの異なる出力ビンから容易
に得ることのできる1フレーム分、位相のずれた2種類
の書き込み位相信号上用意し。
エラスティックメモリに書き込むデータ数を2フレーム
単位とすることに工り、ハードウェア構成が簡素化され
、IC数が減少するという効果を有する。
単位とすることに工り、ハードウェア構成が簡素化され
、IC数が減少するという効果を有する。
第1図は本発明の実施例のブロック図、第2図は第1図
に示す実施例の動作を示すタイムチャート、 W、3図
は従来回路のブロック図である。 】・・・・・・エラスティックメモリ、2・・・・・・
選択回路。 3・・・・・・位相比較回路、101・・・・・・Wき
込みデータ、102・・・・・・読み出しデータ、1o
3・旧・・曹き込み制御信号、104・・・・・・絖み
出し制御信号、105・・・・・・読み出し位相信号、
106・・・・・・書き込み位相信号、107・・・・
・・書き込み位相信号、1o8・・・・・・データ書込
みクロック、1’09・・・・・・データ読み出しクロ
ック。 代理人 弁理士 内 原 皆 埠/回 l
に示す実施例の動作を示すタイムチャート、 W、3図
は従来回路のブロック図である。 】・・・・・・エラスティックメモリ、2・・・・・・
選択回路。 3・・・・・・位相比較回路、101・・・・・・Wき
込みデータ、102・・・・・・読み出しデータ、1o
3・旧・・曹き込み制御信号、104・・・・・・絖み
出し制御信号、105・・・・・・読み出し位相信号、
106・・・・・・書き込み位相信号、107・・・・
・・書き込み位相信号、1o8・・・・・・データ書込
みクロック、1’09・・・・・・データ読み出しクロ
ック。 代理人 弁理士 内 原 皆 埠/回 l
Claims (1)
- 入力信号のワンダー吸収及びフレーム位相同期をとる為
の1つのエラスティックメモリと、このエラスティック
メモリの書き込み、読み出し位相の関係を監視する位相
比較回路と、前記のエラスティックメモリに、2フレー
ム単位でデータを書き込む制御を行う1フレーム分の位
相差を持った2種類の書き込み位相信号から位相比較の
為の基準となる信号を選択する選択回路とを具備するこ
とを特徴とするフレーム位相同期回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61030063A JPS62188444A (ja) | 1986-02-13 | 1986-02-13 | フレ−ム位相同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61030063A JPS62188444A (ja) | 1986-02-13 | 1986-02-13 | フレ−ム位相同期回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62188444A true JPS62188444A (ja) | 1987-08-18 |
Family
ID=12293352
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61030063A Pending JPS62188444A (ja) | 1986-02-13 | 1986-02-13 | フレ−ム位相同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62188444A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5989099A (ja) * | 1982-08-26 | 1984-05-23 | ブリテイツシユ・テレコミユニケ−シヨンズ | 同期装置 |
-
1986
- 1986-02-13 JP JP61030063A patent/JPS62188444A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5989099A (ja) * | 1982-08-26 | 1984-05-23 | ブリテイツシユ・テレコミユニケ−シヨンズ | 同期装置 |
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