JPS62183691A - Synchronizing circuit for video interface - Google Patents
Synchronizing circuit for video interfaceInfo
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- JPS62183691A JPS62183691A JP61025290A JP2529086A JPS62183691A JP S62183691 A JPS62183691 A JP S62183691A JP 61025290 A JP61025290 A JP 61025290A JP 2529086 A JP2529086 A JP 2529086A JP S62183691 A JPS62183691 A JP S62183691A
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Abstract
Description
【発明の詳細な説明】
(発明の技術分野)
この発明は、グラフィックディスプレイ、パーソナルコ
ンピュータ等のビデオ信号をサンプリングするための同
期クロックを得るためのビデオインターフェースの同期
回路に関する。DETAILED DESCRIPTION OF THE INVENTION (Technical Field of the Invention) The present invention relates to a synchronization circuit for a video interface for obtaining a synchronization clock for sampling video signals of graphic displays, personal computers, and the like.
(9,明の技術的背景とその問題点)
グラフィックディスプレイやパーソナルコンピュータ等
のビデオ信号を処理して利用する場合、出力されるビデ
オ信号をディジタル化するためにサンプリングを行なう
必要があるが、このサンプリングのためには出力側に同
期した同期クロックを用いる必要がある。同期クロック
を利用することにより各フレームとの対応をとることが
できると共に1画面の垂直同期及び水−同期を判別する
ことができる。(9. Technical background of Ming and its problems) When processing and using video signals from graphic displays, personal computers, etc., it is necessary to perform sampling to digitize the output video signals. For sampling, it is necessary to use a synchronous clock synchronized with the output side. By using the synchronization clock, it is possible to establish correspondence with each frame, and it is also possible to determine vertical synchronization and water synchronization for one screen.
このような同期クロックを得るために、従来はPLL(
Phase Locked Loop)回路を用いてい
るが、このPLL回路は高価であり、安価な手段によっ
て同期クロックをlj)ることができる装置の出現が強
く9!まれていた。In order to obtain such a synchronized clock, PLL (
(Phase Locked Loop) circuit, but this PLL circuit is expensive, and there is a strong demand for a device that can synchronize the clock using inexpensive means.9! It was rare.
(発明の目的)
この発明は上述のような事情からなされたものであり、
この発明の目的は、比較的簡易な構成で安価なビデオイ
ンターフェースの同期回路を提供することにある。(Object of the invention) This invention was made under the above circumstances,
An object of the present invention is to provide a synchronization circuit for a video interface that has a relatively simple configuration and is inexpensive.
(発明のR要)
この発明はビデオインターフェースの同期回路に関する
もので、ビデオ装置のビデオ周波数の2倍で発振する発
振器と、L記ビデオ装置からの水平同期信号をクロック
信号として入力すると共に、F2発振器からのクロック
パルスをD端子入力とする第1のD型フリッププロップ
と、上記水平同期信号をクリアとして入力すると共に、
Q出力をD端子入力とする第2のD型フリー2プフロッ
プと、上記クロックパルス及び上記fISlのD型フリ
ップフロップのQ出力、Q出力を入力し、その出力を上
記第2のD5フリップフロップのクロック信号として与
えるゲート回路とを設け、上記第2のD型フリップフロ
ップのQ出力から上記水平同期信号に対応したビデオ周
波数信号を得るようにしたものである。(R essential point of the invention) The present invention relates to a synchronization circuit for a video interface, which includes an oscillator that oscillates at twice the video frequency of a video device, and a horizontal synchronization signal from the L video device as a clock signal. A first D-type flip-flop which inputs the clock pulse from the oscillator as the D terminal input, and inputs the horizontal synchronization signal as clear, and
A second D-type free 2 flip-flop whose D terminal input is the Q output, and the Q output of the D-type flip-flop of the above clock pulse and fIS1 are input, and the output thereof is inputted to the second D5 flip-flop. A gate circuit for providing a clock signal is provided, and a video frequency signal corresponding to the horizontal synchronizing signal is obtained from the Q output of the second D-type flip-flop.
(発明の実施例)
第1図はこの発明の一実施例を示す回路構成図であり、
発振器1はグラフィックディスプレイ等のビデオ装置の
ビデオ周波数の丁度2倍の周波数で発振するものであり
、その周波数の精度は0.012以上である。この発振
器1からのクロックパルスfcは波形整形回路2及びイ
ンバータ3に入力されると共に、D5フリップフロップ
7のD端子入力に入力されている。波形整形回路2の出
力ACLKはナンド回路4に入力され。(Embodiment of the invention) FIG. 1 is a circuit configuration diagram showing an embodiment of the invention.
The oscillator 1 oscillates at a frequency exactly twice the video frequency of a video device such as a graphic display, and the frequency accuracy is 0.012 or more. The clock pulse fc from the oscillator 1 is input to the waveform shaping circuit 2 and the inverter 3, and is also input to the D terminal input of the D5 flip-flop 7. The output ACLK of the waveform shaping circuit 2 is input to a NAND circuit 4.
インバータ3の出力ACLKはナンド回路5に人力され
、フリップフロップ7のQ出力はナンド回路5に入力さ
れ、Q出力はナンド回路4に入力されている。そして、
ナンド回路4及び5の出力はそれぞれノア回路6に入力
され、ノア回路6の出力BCLKが7リツプフロツプ8
のクロック端子に入力されている。又、ビデオ装置から
の水平同期信号H3YNCはフリップフロップ7のクロ
ック端子に入力されると共に、クリップフロップ8のク
リア端子CLRに入力されている。なお・フリップフロ
ップ8のQ出力はそのD端子入力に人力されている。The output ACLK of the inverter 3 is input to the NAND circuit 5, the Q output of the flip-flop 7 is input to the NAND circuit 5, and the Q output is input to the NAND circuit 4. and,
The outputs of the NAND circuits 4 and 5 are input to the NOR circuit 6, and the output BCLK of the NAND circuit 6 is input to the 7 lip-flop 8.
is input to the clock terminal of Further, the horizontal synchronizing signal H3YNC from the video device is input to the clock terminal of the flip-flop 7, and is also input to the clear terminal CLR of the clip-flop 8. Note that the Q output of the flip-flop 8 is manually input to its D terminal input.
このような構成において、その動作を第2図(A)〜(
H)のタイミングチャートを参照して説明する。In such a configuration, its operation is shown in FIGS.
This will be explained with reference to the timing chart of H).
発振器lからのクロックパルスfcは波形整形回路2で
第2図(A)で示すような信号ACLKに変換され、イ
ンバータ3の出力は同図(B)のACLKようになる。The clock pulse fc from the oscillator 1 is converted by the waveform shaping circuit 2 into a signal ACLK as shown in FIG. 2(A), and the output of the inverter 3 becomes ACLK as shown in FIG. 2(B).
このような状態において、時点tlにビデオ装置からの
水平同期信号H5YNCが” L ”から°“H”に変
化すると、クロックパルスfcに同期して、フリップフ
ロップ7のQ出力GSFLDは第2図(D)に示す如く
“L”から“H”に反転し、Q出力GSFLIは同図(
E)に示すようにH′°から°゛L”°に反転する。従
って、時点tlまではノア回路6の出力口CLKは出力
されないがフリップフロップ7のQ出力及びQ出力が反
転した時点t1から、信号A(:LKが最初に立上る信
号がこの例ではインバータ3の出力ACLKが出力され
ることになり(第2図(F)参照)、この信号BCLK
がフリップフロップ8のクロック端子に人力されている
ので、フリックフロップ8は第2(G)に示すように信
号BGLKに応じて反転動作を繰返す、従って、クリッ
プフロップ8のQ出力CLKは第2図(G)に示すよう
に発振器lの周波数の172に分周されたことになり、
これを同期クロックとして用いることができる。つまり
、2つの信号AGLK 、 ACLKのうち水平同期信
号H8YNCが“L”から“H”に変化してから最初に
立上る方をゲート回路で採用し、これがフリップフロッ
プ8に入力されることにることができる。これと共に、
同期クロックCLKの出力精度はクロックパルスreの
1/2以内、つまり最大で1/4画素同期であり、精度
上でも特に支障はない、この同期クロックCLK ヲ用
いて、第2図()l)に示すようにビデオ信号VSを時
点t2.t3.t4.・・・のようにしてサンプリング
することができる。In this state, when the horizontal synchronizing signal H5YNC from the video device changes from "L" to "H" at time tl, the Q output GSFLD of the flip-flop 7 changes as shown in FIG. D), the Q output GSFLI is inverted from “L” to “H” as shown in the figure (D).
As shown in E), it is reversed from H'° to °゛L"°. Therefore, the output port CLK of the NOR circuit 6 is not output until time tl, but at time t1 when the Q output and the Q output of the flip-flop 7 are reversed. Therefore, in this example, the signal where the signal A (:LK rises first) is the output ACLK of the inverter 3 (see FIG. 2 (F)), and this signal BCLK
is input to the clock terminal of the flip-flop 8, so the flip-flop 8 repeats the inversion operation according to the signal BGLK as shown in the second (G). Therefore, the Q output CLK of the clip-flop 8 is as shown in FIG. As shown in (G), the frequency of oscillator l is divided into 172,
This can be used as a synchronization clock. In other words, the gate circuit uses the one of the two signals AGLK and ACLK that rises first after the horizontal synchronization signal H8YNC changes from "L" to "H", and this is input to the flip-flop 8. be able to. Along with this,
The output accuracy of the synchronous clock CLK is within 1/2 of the clock pulse re, that is, 1/4 pixel synchronization at maximum, and there is no particular problem in terms of accuracy. The video signal VS is input at time t2. t3. t4. You can sample as follows.
尚、上述の実施例ではゲート回路をインバータ、ナンド
回路及びノア回路で構成しているが、この他の論理素子
によっても構成することが可能である。In the above-described embodiment, the gate circuit is composed of an inverter, a NAND circuit, and a NOR circuit, but it can also be composed of other logic elements.
(発明の効果)
以上のようにこの発明の同期回路によれば、簡易な構成
で安価に同期クロックを形成して出力することができ、
しかも同期クロックの精度を高くとれる利点がある。(Effects of the Invention) As described above, according to the synchronous circuit of the present invention, a synchronous clock can be formed and outputted at low cost with a simple configuration.
Moreover, there is an advantage that the precision of the synchronization clock can be made high.
第1図はこの発明の一実施例を示す回路構成図、第2図
(A)〜(H)はその動作例を示すタイミングチャート
↑ある。
■・・・発振器、2・・・波形成形回路、3・・・イン
バータ、4.5・・・ナンド回路、6・・・ノア回路、
7.8・・・D型フリップフロップ。FIG. 1 is a circuit configuration diagram showing one embodiment of the present invention, and FIGS. 2(A) to (H) are timing charts showing examples of its operation. ■... Oscillator, 2... Waveform shaping circuit, 3... Inverter, 4.5... NAND circuit, 6... NOR circuit,
7.8...D type flip-flop.
Claims (1)
前記ビデオ装置からの水平同期信号をクロック信号とし
て入力すると共に、前記発振器からのクロックパルスを
D端子入力とする第1のD型フリップフロップと、前記
水平同期信号をクリアとして入力すると共に、@Q@出
力をD端子入力とする第2のD型フリップフロップと、
前記クロックパルス及び前記第1のD型フリップフロッ
プのQ出力、@Q@出力を入力し、その出力を前記第2
のD型フリップフロップのクロック信号として与えるゲ
ート回路とを具え、前記第2のD型フリップフロップの
Q出力から前記水平同期信号に対応したビデオ周波数信
号を得るようにしたことを特徴とするビデオインターフ
ェースの同期回路。an oscillator that oscillates at twice the video frequency of the video device;
A first D-type flip-flop inputs the horizontal synchronizing signal from the video device as a clock signal and receives the clock pulse from the oscillator as a D terminal input; a second D-type flip-flop whose @output is a D-terminal input;
The clock pulse and the Q output and @Q@ output of the first D-type flip-flop are input, and the output is input to the second D-type flip-flop.
a gate circuit for providing a clock signal to a D-type flip-flop, and a video frequency signal corresponding to the horizontal synchronization signal is obtained from the Q output of the second D-type flip-flop. synchronous circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61025290A JPS62183691A (en) | 1986-02-07 | 1986-02-07 | Synchronizing circuit for video interface |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61025290A JPS62183691A (en) | 1986-02-07 | 1986-02-07 | Synchronizing circuit for video interface |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62183691A true JPS62183691A (en) | 1987-08-12 |
Family
ID=12161884
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61025290A Pending JPS62183691A (en) | 1986-02-07 | 1986-02-07 | Synchronizing circuit for video interface |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62183691A (en) |
-
1986
- 1986-02-07 JP JP61025290A patent/JPS62183691A/en active Pending
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