JPS6218109B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、複数のメモリへの直列書込み一並列
読出し、又は並列書込み一直列読出しを可能にし
たメモリのアドレス選択回路に関する。

フアクシミリ装置の送信部、受信部共にメモリ
を設けて一時記憶させて、然る後、そのデータを
利用すべく読出しをはかつている。例えば、送信
部では、走査によつて読取られたデータは直列と
なつており、この直列のデータを順々にバツフア
メモリに記憶させてゆく。送信時には、このバツ
フアメモリから直列にデータを読出し伝送回線上
に送信させる。受信側では、伝送回線上を送られ
てくる直列データを順々に受信して受信順位に従
つて複数個のメモリに記憶させてゆく。メモリの
数は１つのラインに対してブロツク割当てを行つ
ている関係上、ブロツク単位のデータ容量値に等
しい。例えば、１ブロツクをｎ個のデータで構成
すると、メモリの数はｎ個必要となる。記録を行
う際には、ｎ個のメモリから対応するブロツクの
データを並列に読出し、該当する記録素子をアク
セスしてブロツクの一括記録を行う。このブロツ
ク分割及びブロツク一括記録は高速化のための有
力な考え方である。

更に、読取るべき紙面が、B4版やA3版の如き
大型紙面になつた場合、読取り速度の高速化及
び、読取り素子のハード上の容量の限界により、
複数個の読取り素子群を設けておき、該複数個の
読取り素子群から同時に並列でデータを読取ると
いう事態が生ずる。この並列データをバツフアメ
モリに並列に同時記憶させ、送信時に直列にデー
タを読取り送信させることになる。

以上のフアクシミリ装置でのメモリへのデータ
書込み、読出し回路は、素子数（回路点数）が極
めて大きかつた。第１図に、受信側で使用されて
いる直列書込み一並列読出しのメモリの選択回路
の構成を示す。この構成は、ブロツク一括記録方
式に採用されたものである。

図に於いて、Ｎ個のアドレス選択器１Ａ，１
Ｂ，…，１Ｎ、アドレス切換器２Ａ，２Ｂ，…，
２Ｎ、メモリ３Ａ，３Ｂ，…，３Ｎは共に、ブロ
ツクのＮ個のデータに対応している。更に、アド
レス選択器４、メモリ選択器５、モード切換器を
設けている。

モード切換器６は、読出し（Ｒ）か書込み
（Ｗ）かのモード指定を行うものであり、この読
出し指令Ｒによりアドレス切換器２Ａ，２Ｂ，
…，２Ｎはアドレス選択器４で指定されるアドレ
スＢを取り込むべく制御される。書込み指令Ｗの
時には、アドレス切換器２Ａ，２Ｂ，…，２Ｎは
アドレス選択器１Ａ，１Ｂ，…，１Ｎからのアド
レスＡを取込むべく制御される。アドレス選択器
４は、ブロツク毎にアドレスされたメモリ３Ａ，
３Ｂ，…，３Ｎ用のアドレスをクロツクCKによ
り計数する。データ書込み時に選択されるアドレ
ス選択器１Ａ，１Ｂ，…，１Ｎは、１Ａ→１Ｂ→
…→１Ｎの順序で順次切換えられる。この切換え
は、チツプセレクト信号CSによつて行う。各選
択器の選ばれている時間は同一であり、この時間
はクロツクCKを計数することによつて計数値と
して得ている。例えば、選択器１Ａに着目する。
選択器１Ａでは、書込みモードＷによつて、先
ず、クロツクCKを計数している。計数値は更新
毎にメモリ選択器５で予じめ定めた設定値と比較
され、計数値が設定値になつた時点でメモリ選択
器５は、アドレス選択器１Ａの端子Ｅに対してク
リア指令を送りクリアする。同時に、次のアドレ
ス選択器１Ｂの端子Ｅに、該アドレス選択器１Ｂ
が計数可能とすべく信号を送り、アドレス選択器
１Ｂでクロツク計数を行わせる。このアドレス選
択器１Ｂも１Ａと同じく、メモリ選択器５でその
計数経過が順序、予じめ定めた設定値と比較さ
れ、設定値になつた時点でその計数値がクリアさ
れ、且つ次段のアドレス選択器１Ｃの制御に移
る。以下、順々にチツプセレクタCSの出力によ
つてアドレス選択器が選択されてゆく。アドレス
選択器１Ｎでの計数値が設定値に達した段階で、
１ブロツクのデータ書込みが完了する。尚、書込
み時のデータはデータDiであり、該データDiが
次々に直列に入力してきて、このデータDiがそ
の時に選択されたアドレス選択器１ｉの該当アド
レスに記憶されることになる。

読出し時には、アドレス選択器４の計数アドレ
スがアドレス選択器２Ａ，２Ｂ，…，２Ｎを介し
てメモリ３Ａ，３Ｂ，…，３Ｎに与えられ、その
アドレスのデータが並列にDo１，Do２，…，
DoNとして読出される。

以上の従来例の欠点は、ブロツク内のデータ数
に対応した数の素子を数多く必要とすることであ
る。即ち、Ｎ個のアドレス選択器、Ｎ個のアドレ
ス切換器、Ｎ個のメモリを必要とする。この回路
点数の多さは、並列一直列形のメモリのアクセス
でもほとんど変らない。

本発明の目的は、回路点数の減少をはかつてな
るアドレス選択回路を提供するものである。

本発明の要旨は、複数のメモリでアドレス選択
器を共用し、メモリの選択は、メモリ切換器だけ
で行ない得ることに着目し、それによつてアドレ
ス選択器を減少することができ、少なくとも１個
で動作可能となつた。またそれによつてアドレス
切換器も減少或いは除去することが可能となつ
た。以下、図面により本発明を詳述する。

第２図は、直列書込み一並列読出し方式のメモ
リのアドレス選択回路を含めた実施例を示す図で
ある。メモリ１１Ａ，１１Ｂ，…，１１Ｎは読出
し、書込み指令Ｒ／Ｗ端、チツプセレクトCS
端、アドレス入力AD端、データ入力Di端を有す
る。アドレス選択器１０は、すべてのメモリ１１
Ａ，１１Ｂ，…，１１Ｎ及びメモリ選択器８に計
数アドレスを送出する。メモリ選択器８は、選択
器１０からのアドレスを取り込み自己の設定値と
の比較を行う。この比較結果に応じてチツプセレ
クトCS信号を対応するメモリに送出する。

Ｎ個のメモリ１１Ａ，１１Ｂ，…，１１Ｎのア
ドレスを選択するアドレス選択器１０はクロツク
信号CKによつて順次アドレスが更新され、その
都度入力データDiがメモリに書き込まれる。ア
ドレス値がメモリ選択器８によつて決まる設定値
に達するとクリア信号CLRによつてアドレス値
が初期値にリセツトされる。それと同時にチツプ
セレクト信号CSは次のメモリに選択を移す。

例えばＮ×ｍビツトの一連の直列的データをＭ
（Ｍ≧ｍ）ビツトのメモリＮ個に、一つのデータ
入力信号Diから書き込み、その後Ｎ本のデータ
出力信号Do１〜DoNから読み出す場合について
説明する。

まず書き込みモードＷの場合、モード切換器６
は、リードライトモード切換信号Ｒ／Ｗによつ
て、書き込みモードを各メモリ１１Ａ，１１Ｂ，
…，１１Ｎ及びメモリ選択器８に指示する。始め
にメモリ選択器８は、メモリ１１Ａをチツプセレ
クト信号CSで選択している。またアドレス選択
器１０は初期値に設定されている。クロツク信号
CKによつてアドレス選択器１０は順次アドレス
値を更新し、その都度メモリ１１Ａに入力データ
Diが書き込まれる。アドレス値がメモリ選択器
８で決まるＭ以下の規定値ｍに達すると、メモリ
選択器８はクリア信号CLRを出力しアドレスは
初期値にリセツトされる。それと同時にチツプセ
レクト信号CSが切換り、メモリ１１Ｂが選択さ
れる。以下同様な動作を繰り返し、Ｎ番目のメモ
リ１１Ｎのデータ書き込み時にアドレス値が規定
値ｍに達すると、全てのデータの書き込みが終了
する。

読み出しモードの場合、モード切換器６はリー
ドライトモード切換信号Ｒ／Ｗで読み出しモード
を各メモリ１１Ａ，１１Ｂ，…，１１Ｎ及びメモ
リ選択器８に指示する。メモリ選択器８は、メモ
リ１１Ａ〜メモリ１１Ｎの全てのメモリを選択し
ている。始めにアドレス選択器１０は初期値に設
定されている。クロツク信号CKによつてアドレ
ス選択器１０は順次アドレス値を更新し、その都
度メモリから出力データDo１〜DoNが並列に同
時に読み出される。アドレス値がメモリ選択器１
０で決まる規定値ｍに達すると、全てのデータの
読み出して終了する。

第３図に並列書込み一直列読出しの際の実施例
を示す。Ｎ個のメモリ２１Ａ，２１Ｂ，…，２１
Ｎのアドレスを選択するアドレス選択器２０はク
ロツク信号CKによつて順次アドレスが更新さ
れ、その都度出力データがメモリから読み出され
る。アドレス値がメモリ選択器１９によつて決ま
る設定値に達するとクリア信号CLRによつてア
ドレス値が初期値にリセツトされる。それと同時
にチツプセレクト信号CSは次のメモリに選択を
移す。

例えばＮ×ｍビツトの並列的データをＭ（Ｍ≧
ｍ）ビツトのメモリＮ個に、Ｎ本の入力データ信
号Di１〜DiNから書き込み、その後一つの出力デ
ータ信号Doから読み出す場合について説明す
る。

まず書き込みモードの場合、モード切換器６Ａ
はリードライトモード切換信号Ｒ／Ｗによつて書
き込みモードを各メモリ２１Ａ，２１Ｂ，…，２
１Ｎ及びメモリ選択器１９に指示する。

メモリ選択器１９はメモリ２１Ａ〜メモリ２１
Ｎの全てのメモリを選択している。始めにアドレ
ス選択器２０は初期値に設定されている。クロツ
ク信号CKによつてアドレス選択器２０は順次ア
ドレス値を更新し、その都度メモリ２１Ａ〜メモ
リ２１Ｎに入力データ信号Di１〜Dinがそれぞれ
書き込まれる。アドレス値がメモリ選択器２０で
決まるＭ以下の規定値ｍに達すると、全てのデー
タ書き込みが終了する。

読み出しモードの場合、モード切換器６Ａはリ
ードライトモード切換信号Ｒ／Ｗで読み出しモー
ドを各メモリ２１Ａ，２１Ｂ，…，２１Ｎ及びメ
モリ選択器１９に指示する。始めにメモリ選択器
１９はメモリ２１Ａをチツプセレクト信号CSで
選択している。またアドレス選択器２０は初期値
に設定されている。クロツク信号CKによつてア
ドレス選択器２０は順次アドレスを更新し、その
都度メモリ２１Ａから出力データDoが読み出さ
れる。アドレス値がメモリ選択器１９で決まる規
定値ｍに達すると、メモリ選択器１９はクリア信
号CLRを出力しアドレスは初期値にリセツトさ
れる。それと同時にチツプセレクト信号CSが切
換り、メモリ２１Ｂが選択される。以下同様な動
作を繰り返し、Ｎ番目のメモリ２１Ｎのデータ読
み出し時に、アドレス値が規定値ｍに達すると、
全てのデータの読み出しが終了する。

本発明によれば、アドレス選択器を減少し、か
つアドレス切換器を除去することができるので、
全体としてメモリ周辺回路を簡略化できる。例え
ば２^MビツトのメモリがＮ個ある場合、アドレス
選択器は、第１図と第２図の比較によれば１／Ｎ
＋１に減少し、Ｎ×Ｍビツトのアドレス切換器は
全く必要がなくなる。メモリ選択器とモード切換
器は、同じである。以上の効果は特に高速フアク
シミリ装置に適用して効果大である。

【図面の簡単な説明】

第１図は、従来技術によるメモリ周辺回路の一
実施例を示すブロツク図、第２図は本発明による
メモリ周辺回路の原理的一実施例を示すブロツク
図、第３図は、本発明によるメモリ周辺回路の他
の原理的一実施例を示すブロツク図である。 １１Ａ，１１Ｂ，…１１Ｎ……メモリ、１０…
…アドレス選択器。

Claims (1)

1. 【特許請求の範囲】 １ データのブロツク分割された各ブロツク対応
   の複数個のメモリと、該メモリに設けられた各メ
   モリ選択用チツプセレクト信号が印加されるチツ
   プセレクト端子と、クロツク信号を計数してメモ
   リのアドレス更新を行うアドレス選択器と、書込
   み／読出しの指示を各メモリに行うモード切換器
   と、アドレス選択器のアドレス及びモード選択器
   の書込み／読出し信号を取込み上記複数のメモリ
   の選択用チツプセレクト信号を発生しチツプセレ
   クト端子に印加するメモリ選択器とを備えると共
   に、 上記メモリ選択器は、アドレス選択器のアドレ
   ス及びモード選択器の書込み／読出し信号とをも
   とに、複数個のメモリの並列選択を行うべくすべ
   てのメモリのチツプセレクト端子に並列にチツプ
   セレクト信号を送出する機能と、複数個のメモリ
   の直列選択を行うべく各メモリ毎に順順にチツプ
   セレクト信号を送出する機能と、チツプセレクト
   終了をアドレス選択器の更新アドレスの内容をみ
   て判定し上記アドレス選択器のアドレスをクリア
   する機能とを有してなる、アドレス選択回路。