JPS634397B2 - - Google Patents
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- Publication number
- JPS634397B2 JPS634397B2 JP14547480A JP14547480A JPS634397B2 JP S634397 B2 JPS634397 B2 JP S634397B2 JP 14547480 A JP14547480 A JP 14547480A JP 14547480 A JP14547480 A JP 14547480A JP S634397 B2 JPS634397 B2 JP S634397B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- read
- signal
- memory
- signal receiving
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0407—Selecting arrangements for multiplex systems for time-division multiplexing using a stored programme control
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Exchange Systems With Centralized Control (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
本発明は信号受信用メモリ読取り方式、特に蓄
積プログラム制御式時分割交換機のネツトワーク
からｎビツトの制御信号を格納する信号受信用メ
モリにおける信号受信用メモリ読取り方式に関
す。
積プログラム制御式時分割交換機のネツトワーク
からｎビツトの制御信号を格納する信号受信用メ
モリにおける信号受信用メモリ読取り方式に関
す。
第１図は本発明の対象となる蓄積プログラム制
御式時分割交換機における信号受信用メモリの、
他装置との関連を示す図である。第１図におい
て、加入者SUBの音声信号は加入者回路LCによ
り８ビツト符号化されて、所定周期（例えば125
マイクロ秒）でネツトワークNWに入力される。
また、加入者SUB並びに加入者回路LCの監視お
よび制御のための制御信号Ｃはやはり８ビツト符
号化されて、所定周期（例えば125マイクロ秒ま
たはその整数倍）でネツトワークNWに入力され
る。中央制御装置CCは、信号受信分配装置SRD
を介して書込みアドレス、或いは読取りアドレス
を信号受信用メモリRSMに入力することにより、
前記制御信号ＣをネツトワークNWから抽出して
信号受信用メモリRSMに一旦格納し、呼処理に
必要なデータＤとして、信号受信分配装置SRD
を経由して読取る。信号受信用メモリRSMと中
央制御装置CCとの間に伝達されるデータＤは、
中央制御装置CCにおける呼処理の都合上、８ビ
ツト以上（例えば32ビツト）で構成されている。
御式時分割交換機における信号受信用メモリの、
他装置との関連を示す図である。第１図におい
て、加入者SUBの音声信号は加入者回路LCによ
り８ビツト符号化されて、所定周期（例えば125
マイクロ秒）でネツトワークNWに入力される。
また、加入者SUB並びに加入者回路LCの監視お
よび制御のための制御信号Ｃはやはり８ビツト符
号化されて、所定周期（例えば125マイクロ秒ま
たはその整数倍）でネツトワークNWに入力され
る。中央制御装置CCは、信号受信分配装置SRD
を介して書込みアドレス、或いは読取りアドレス
を信号受信用メモリRSMに入力することにより、
前記制御信号ＣをネツトワークNWから抽出して
信号受信用メモリRSMに一旦格納し、呼処理に
必要なデータＤとして、信号受信分配装置SRD
を経由して読取る。信号受信用メモリRSMと中
央制御装置CCとの間に伝達されるデータＤは、
中央制御装置CCにおける呼処理の都合上、８ビ
ツト以上（例えば32ビツト）で構成されている。
次に、前記信号受信用メモリの従来ある読取方
式の一例を第２図および第３図にそれぞれ示す。
第２図は最も単純な信号受信用メモリ読取り方式
の一例で、ネツトワークNWから抽出される８ビ
ツトの制御信号Ｃは信号レジスタ２に蓄積され、
信号受信分配装置SRDからアドレスレジスタ４
に入力される11ビツトの書込みアドレスWAの指
定するメモリ１の番地に格納する。なお、メモリ
１の記憶容量は2048バイトとする。次に、信号受
信分配装置SRDから11ビツトの読取りアドレス
RAをアドレスレジスタ４に入力することによ
り、メモリ１の指定番地に格納されている８ビツ
トの制御信号が読取られ、データレジスタ３に蓄
積される。データレジスタ３に蓄積された制御信
号Ｃをそのまま信号受信分配装置SRDに伝達す
ると、前述の如く中央制御装置CCが呼処理に適
合する32ビツトデータＤを得るには、以上の如き
読取りを４回繰返さねばならず、中央制御装置
CCの処理過程も複雑になる。以上の欠点を除去
するために、第３図に示す従来ある信号受信用メ
モリ読取り方式の一例においては、512バイトの
記憶容量を持ち、共通の番地を持つ４個のメモリ
１１，１２，１３および１４が設けられている。
ネツトワークNWから信号レジスタ２に入力され
た制御信号Ｃをメモリ１１乃至１４に格納するた
めに、信号受信分配装置SRDから８ビツトの書
込みアドレスWAがアドレスレジスタ４に、また
２ビツトのメモリ選択信号Ｓがセレクタ５にそれ
ぞれ入力される。セレクタ５は制御信号Ｃを格納
すべきメモリ１１乃至１４をメモリ選択信号Ｓに
より選択し、選択したメモリ１１乃至１４に制御
信号Ｃを導き、書込みアドレスWAの指定番地に
格納する。次に、信号受信分配装置SRDから８
ビツトの読取りアドレスRAをアドレスレジスタ
４に入力することにより、メモリ１１乃至１４の
同一指定番地から８ビツトの制御信号Ｃ１乃至Ｃ
４が同時に読取られ、データレジスタ３１乃至３
４にそれぞれ蓄積される。データレジスタ３１乃
至３４に蓄積された制御信号Ｃ１乃至Ｃ４を同時
に信号受信分配装置SRDに並列に出力すること
により、所望の32ビツトデータＤが中央制御装置
CCに伝達される。
式の一例を第２図および第３図にそれぞれ示す。
第２図は最も単純な信号受信用メモリ読取り方式
の一例で、ネツトワークNWから抽出される８ビ
ツトの制御信号Ｃは信号レジスタ２に蓄積され、
信号受信分配装置SRDからアドレスレジスタ４
に入力される11ビツトの書込みアドレスWAの指
定するメモリ１の番地に格納する。なお、メモリ
１の記憶容量は2048バイトとする。次に、信号受
信分配装置SRDから11ビツトの読取りアドレス
RAをアドレスレジスタ４に入力することによ
り、メモリ１の指定番地に格納されている８ビツ
トの制御信号が読取られ、データレジスタ３に蓄
積される。データレジスタ３に蓄積された制御信
号Ｃをそのまま信号受信分配装置SRDに伝達す
ると、前述の如く中央制御装置CCが呼処理に適
合する32ビツトデータＤを得るには、以上の如き
読取りを４回繰返さねばならず、中央制御装置
CCの処理過程も複雑になる。以上の欠点を除去
するために、第３図に示す従来ある信号受信用メ
モリ読取り方式の一例においては、512バイトの
記憶容量を持ち、共通の番地を持つ４個のメモリ
１１，１２，１３および１４が設けられている。
ネツトワークNWから信号レジスタ２に入力され
た制御信号Ｃをメモリ１１乃至１４に格納するた
めに、信号受信分配装置SRDから８ビツトの書
込みアドレスWAがアドレスレジスタ４に、また
２ビツトのメモリ選択信号Ｓがセレクタ５にそれ
ぞれ入力される。セレクタ５は制御信号Ｃを格納
すべきメモリ１１乃至１４をメモリ選択信号Ｓに
より選択し、選択したメモリ１１乃至１４に制御
信号Ｃを導き、書込みアドレスWAの指定番地に
格納する。次に、信号受信分配装置SRDから８
ビツトの読取りアドレスRAをアドレスレジスタ
４に入力することにより、メモリ１１乃至１４の
同一指定番地から８ビツトの制御信号Ｃ１乃至Ｃ
４が同時に読取られ、データレジスタ３１乃至３
４にそれぞれ蓄積される。データレジスタ３１乃
至３４に蓄積された制御信号Ｃ１乃至Ｃ４を同時
に信号受信分配装置SRDに並列に出力すること
により、所望の32ビツトデータＤが中央制御装置
CCに伝達される。
以上の説明から明らかな如く、従来ある信号受
信用メモリ読取り方式においては、中央制御装置
CCの呼処理に適した32ビツトデータＤを出力す
るために、信号受信用メモリは４個のメモリ１１
乃至１４を設ける必要がある。各メモリ１１乃至
１４の所要記憶容量は第２図に示されるメモリ１
の約1/4であるが、周辺回路は各メモリ１１乃至
１４に必要となり、それに伴い消費電力も増大
し、経済性を損なう。
信用メモリ読取り方式においては、中央制御装置
CCの呼処理に適した32ビツトデータＤを出力す
るために、信号受信用メモリは４個のメモリ１１
乃至１４を設ける必要がある。各メモリ１１乃至
１４の所要記憶容量は第２図に示されるメモリ１
の約1/4であるが、周辺回路は各メモリ１１乃至
１４に必要となり、それに伴い消費電力も増大
し、経済性を損なう。
本発明の目的は、前述の如き従来ある信号受信
用メモリ読取り方式の欠点を除去し、中央制御装
置の呼処理に適したビツト構成のデータを経済性
を損なうことなく出力可能な信号受信用メモリ読
取り方式の実現にある。
用メモリ読取り方式の欠点を除去し、中央制御装
置の呼処理に適したビツト構成のデータを経済性
を損なうことなく出力可能な信号受信用メモリ読
取り方式の実現にある。
この目的は、蓄積プログラム制御式時分割交換
機のネツトワークから伝達され、該ネツトワーク
に収容される各回線の状態を示すそれぞれｎビツ
トから成る制御信号を書込みアドレスにより指定
される各番地に格納し、読取りアドレスにより指
定される番地から抽出可能な信号受信用メモリ
と、前記信号受信用メモリから抽出された前記制
御信号をそれぞれ蓄積するａ個のレジスタと、前
記読取りアドレスと共に読取り信号を受信した場
合に、該受信した読取りアドレスをａ回切替えて
生成するａ個の読取りアドレスを前記信号受信用
メモリに入力すると共に、該ａ個の読取りアドレ
スにより指定される前記信号受信用メモリの各番
地から抽出された前記各制御信号を蓄積する前記
レジスタを指定する切替回路とを設け、ａ個の該
レジスタに蓄積されたａ個の制御信号を並列に出
力することにより達成される。
機のネツトワークから伝達され、該ネツトワーク
に収容される各回線の状態を示すそれぞれｎビツ
トから成る制御信号を書込みアドレスにより指定
される各番地に格納し、読取りアドレスにより指
定される番地から抽出可能な信号受信用メモリ
と、前記信号受信用メモリから抽出された前記制
御信号をそれぞれ蓄積するａ個のレジスタと、前
記読取りアドレスと共に読取り信号を受信した場
合に、該受信した読取りアドレスをａ回切替えて
生成するａ個の読取りアドレスを前記信号受信用
メモリに入力すると共に、該ａ個の読取りアドレ
スにより指定される前記信号受信用メモリの各番
地から抽出された前記各制御信号を蓄積する前記
レジスタを指定する切替回路とを設け、ａ個の該
レジスタに蓄積されたａ個の制御信号を並列に出
力することにより達成される。
以下、本発明の一実施例を第４図により説明す
る。第４図は本発明の一実施例による信号受信用
メモリ読取り方式を示す図である。第４図におい
て、メモリ１は第２図同様2048バイトの記憶容量
をもち、ネツトワークNWから信号レジスタ２に
入力される８ビツトの制御信号Ｃを、信号受信分
配装置SRDからアドレスレジスタ４に入力され
る11ビツトの書込みアドレスWAの指定する番地
に格納する。次に、信号受信分配装置SRDから
アドレスレジスタ４に11ビツトの読取りアドレス
RAを入力し、同時に読取り信号Ｒを切替回路６
に入力すると、切替回路６はアドレスレジスタ４
に蓄積された読取りアドレスRAを４回切替え、
切替えられた各読取りアドレスRA１乃至RA４
の指定するメモリ１の各番地に格納されている制
御信号Ｃ１乃至Ｃ４を読取り、切替回路６からゲ
ート端子Ｇに蓄積指示が与えられているデータレ
ジスタ３１乃至３４に順次蓄積する。切替回路６
が４回の切替え動作を終了し、総べてのデータレ
ジスタ３１乃至３４に制御信号Ｃ１乃至Ｃ４が蓄
積し終ると、これらの制御信号Ｃ１乃至Ｃ４は信
号受信分配装置SRDに同時に出力されることに
より、所望の32ビツトデータＤとして中央処理装
置CCに伝達される。
る。第４図は本発明の一実施例による信号受信用
メモリ読取り方式を示す図である。第４図におい
て、メモリ１は第２図同様2048バイトの記憶容量
をもち、ネツトワークNWから信号レジスタ２に
入力される８ビツトの制御信号Ｃを、信号受信分
配装置SRDからアドレスレジスタ４に入力され
る11ビツトの書込みアドレスWAの指定する番地
に格納する。次に、信号受信分配装置SRDから
アドレスレジスタ４に11ビツトの読取りアドレス
RAを入力し、同時に読取り信号Ｒを切替回路６
に入力すると、切替回路６はアドレスレジスタ４
に蓄積された読取りアドレスRAを４回切替え、
切替えられた各読取りアドレスRA１乃至RA４
の指定するメモリ１の各番地に格納されている制
御信号Ｃ１乃至Ｃ４を読取り、切替回路６からゲ
ート端子Ｇに蓄積指示が与えられているデータレ
ジスタ３１乃至３４に順次蓄積する。切替回路６
が４回の切替え動作を終了し、総べてのデータレ
ジスタ３１乃至３４に制御信号Ｃ１乃至Ｃ４が蓄
積し終ると、これらの制御信号Ｃ１乃至Ｃ４は信
号受信分配装置SRDに同時に出力されることに
より、所望の32ビツトデータＤとして中央処理装
置CCに伝達される。
以上の説明から明らかな如く、本実施例によれ
ば、唯１個のメモリ１が設けられるのみで、切替
回路６の読取りアドレスRAの切替え動作により
32ビツトデータＤが信号受信分配装置SRD経由
中央制御装置CCに伝達可能となる。
ば、唯１個のメモリ１が設けられるのみで、切替
回路６の読取りアドレスRAの切替え動作により
32ビツトデータＤが信号受信分配装置SRD経由
中央制御装置CCに伝達可能となる。
なお、第４図はあく迄本発明の一実施例に過ぎ
ず、例えば制御信号ＣおよびデータＤの構成ビツ
ト数はそれぞれ８および32に限定されることは無
く、他の任意の数ｎおよびna（ｎおよびａは何れ
も正の整数）であつても本発明の効果は変らな
い。また切替回路６の切替え動作は４回に限定さ
れることはなく、制御信号ＣとデータＤとのビツ
ト数の比率により定まる任意数ａであつても、本
発明の効果は変らない。更にメモリ１の記憶容量
は2048バイトに限定されず、他の任意数であつて
も本発明の効果は変らない。
ず、例えば制御信号ＣおよびデータＤの構成ビツ
ト数はそれぞれ８および32に限定されることは無
く、他の任意の数ｎおよびna（ｎおよびａは何れ
も正の整数）であつても本発明の効果は変らな
い。また切替回路６の切替え動作は４回に限定さ
れることはなく、制御信号ＣとデータＤとのビツ
ト数の比率により定まる任意数ａであつても、本
発明の効果は変らない。更にメモリ１の記憶容量
は2048バイトに限定されず、他の任意数であつて
も本発明の効果は変らない。
以上、本発明によれば、蓄積プログラム制御式
時分割交換機において、ネツトワークから抽出さ
れるｎビツトの制御信号を格納し、中央制御装置
の呼処理に適したnaビツトデータを信号受信分
配装置に出力可能な信号受信用メモリが経済的に
実現される。
時分割交換機において、ネツトワークから抽出さ
れるｎビツトの制御信号を格納し、中央制御装置
の呼処理に適したnaビツトデータを信号受信分
配装置に出力可能な信号受信用メモリが経済的に
実現される。
第１図は本発明の対象となる蓄積プログラム制
御式時分割交換機における信号受信用メモリの、
他装置との関連を示す図、第２図および第３図は
従来ある信号受信用メモリ読取り方式の一例を示
す図、第４図は本発明の一実施例による信号受信
用メモリ読取り方式を示す図である。 図において、SUBは加入者、LCは加入者回
路、NWはネツトワーク、RSMは信号受信用メ
モリ、SRDは信号受信分配装置、CCは中央制御
装置、ＣおよびＣ１乃至Ｃ４は制御信号、Ｄはデ
ータ、WAは書込みアドレス、RAおよびRA１乃
至RA４は読取りアドレス、Ｓはメモリ選択信
号、Ｒは読取り信号、１，１１，１２，１３およ
び１４はメモリ、２は信号レジスタ、３，３１，
３２，３３および３４はデータレジスタ、４はア
ドレスレジスタ、５はセレクタ、６は切替回路、
Ｇはゲート端子、を示す。
御式時分割交換機における信号受信用メモリの、
他装置との関連を示す図、第２図および第３図は
従来ある信号受信用メモリ読取り方式の一例を示
す図、第４図は本発明の一実施例による信号受信
用メモリ読取り方式を示す図である。 図において、SUBは加入者、LCは加入者回
路、NWはネツトワーク、RSMは信号受信用メ
モリ、SRDは信号受信分配装置、CCは中央制御
装置、ＣおよびＣ１乃至Ｃ４は制御信号、Ｄはデ
ータ、WAは書込みアドレス、RAおよびRA１乃
至RA４は読取りアドレス、Ｓはメモリ選択信
号、Ｒは読取り信号、１，１１，１２，１３およ
び１４はメモリ、２は信号レジスタ、３，３１，
３２，３３および３４はデータレジスタ、４はア
ドレスレジスタ、５はセレクタ、６は切替回路、
Ｇはゲート端子、を示す。
Claims (1)
- １ 蓄積プログラム制御式時分割交換機のネツト
ワークから伝達され、該ネツトワークに収容され
る各回線の状態を示すそれぞれｎビツトから成る
制御信号を書込みアドレスにより指定される各番
地に格納し、読取りアドレスにより指定される番
地から抽出可能な信号受信用メモリと、前記信号
受信用メモリから抽出された前記制御信号をそれ
ぞれ蓄積するａ個のレジスタと、前記読取りアド
レスと共に読取り信号を受信した場合に、該受信
した読取りアドレスをａ回切替えて生成したａ個
の読取りアドレスを前記信号受信用メモリに入力
すると共に、該ａ個の読取りアドレスにより指定
される前記信号受信用メモリの各番地から抽出さ
れた前記各制御信号を蓄積する前記レジズタを指
定する切替回路とを設け、ａ個の該レジスタに蓄
積されたａ個の制御信号を並列に出力することを
特徴とする信号受信用メモリ読取り方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14547480A JPS5768987A (en) | 1980-10-17 | 1980-10-17 | Memory read-in system for signal reception |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14547480A JPS5768987A (en) | 1980-10-17 | 1980-10-17 | Memory read-in system for signal reception |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5768987A JPS5768987A (en) | 1982-04-27 |
| JPS634397B2 true JPS634397B2 (ja) | 1988-01-28 |
Family
ID=15386078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14547480A Granted JPS5768987A (en) | 1980-10-17 | 1980-10-17 | Memory read-in system for signal reception |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5768987A (ja) |
-
1980
- 1980-10-17 JP JP14547480A patent/JPS5768987A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5768987A (en) | 1982-04-27 |
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