JPS62179212A - デイジタルフイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、通信機器、電子機器等に使用するディジタル
フィルタに関するものである。

（従来の技術） 通信機器、電子機器等に使用され、ディジタル信号処理
の重要な構成要素となっているディジタルフィルタは、
近年とくに帯域圧縮装置、エコーキャンセラ等で予測フ
ィルタ等として広く使用されている。これら装置に使用
の際、ディジタルフィルタは係数を自動的に変化させる
必要がある。

ディジタルフィルタの係数を自動的に可変する場合には
、とくにディジタルフィルタが安定である範囲内で係数
を可変する必要がある。これまで、ディジタルフィルタ
の安定性の判定に関する研究が種々行われ、多くの論文
が提示されている。

これらの論文のうち、「離散系の安定性理論（Ａ　５ｔ
ａｂｉｌｉｔｙ　ｆｏｒ　ＤｉｓｃｒｅＬｃ　Ｓｙｓｔ
ｅｍｓ　）Ｊという論文がアイ　イー　イー　イー　ト
ランザクションズ　オン　アコースティックス　スピー
チ　アンド　シグナル　プロセシング　（ＩＥＥＥ　Ｔ
ＲＡＮＳＡ（ニーＴｌ０ＮＳ　　ＯＮ　　ＡＣＯＵＳＴ
ＩＣ５，５ＰＥＥＣ）ｌ、　　ＡＮＤ　　５ＩＧＮＡＬ
　　ＰＲＯ−ＣＥＳＳＩＮＧ　）　、ＶＯＬ、＾ＳＳＰ
、２４、Ｎｏ、ｌ、　１９７６年２月に掲載されている
。この論文に記述されている係数可変ディジタルフィル
タは帯域圧縮装置等の予測器に使用するのに適している
もので、現にこの係数可変ディジタルフィルタを使用し
た装置は実用段階にある。

上記論文では、ディジタルフィルタの安定性については
、アナログフィルタのＳ複素平面における安定判定法よ
り導出されている。

第３図に示すアナログフィルタの入力・出力電圧の関係
を５（ｓ＝ｊω）関数で表示すれば、第（１）式のよう
に書ける。

は出力電圧、ａ、（ｕ　−１−ｎ　）　、ｂ）／（−１
−ｍ　）は実定数である。

第（１）式で示される伝達関数を持つ系（フィルタ）が
安定であるためには、第（１）式の分母多項式が正実関
数でなければならない。次の３項目の条件が満足される
ときは正実関数である。

！、右半面で解析的であること。

２、実数部はｊ軸上で負でないこと。

３、ｊ軸上の極はすべて単極でその留数が正の実数であ
ること。

第（１）式の分母の有理関数が正実特性を持つかどうか
を調べる第一段１階は（その多項式は実数係数であると
仮定して）右半面での解析性を調べること、または分母
の多項式の零点の実数部が負であるか調べることである
。

もし、その多項式がこのような零点しか持っていなけれ
ば、これをフルビッツ（）Ｉｕｒｕｗｉ　ｔｚ）の多項
式といい、この特性を調べることをフルビッツ検定とい
う。

まず、フルビッツ検定を行う府に、フルビッツ多項式に
なるためには、多項式の係数が全て正で欠項がない事が
必要である。

フルビッツ多項式を判定するフルビッツ検定法において
は、第（１）式の分母の多項式を偶関数・奇関数に分離
して第（２）式の様に表示する。

第（２）式のＧ　（ｓ）　、　Ｕ　（ｓ）の零点はＳの
虚軸上に分布し、Ｇ　（ｓ）　、Ｕ　（ｓ）の零点が交
互に位置する事が証明出来れば、第（１）式の分母多項
式はフルビッツ多項式である。

したがフて、第（２）式を下記の第（３）式のように因
数分解の形に書き改めて、下記の第（４）式の条件を満
足すれば、第（１）式の分母多項式はフルビッツ多項式
になり、第（１）式の伝達関数を持つ系（フィルタ）は
安定である。

α２〈β２〈α２〈β２　　ｍｍ−ｍｅ　　（β２／２
−１くα２嵯　　　　　　（斗）１１スλ 上記論文では、以上述べたアナログフィルタの古典的な
系の安定の検証法をディジタルフィルタに使用する２関
数に適用しており、その内容は以下の通りである。

第（３）式のＧ　（ｓ）　、　Ｕ　（ｓ）について各々
のＳを双１次２変換して、２関数表余により、それぞれ
Ｇｏ（ｚ）、　Ｕｏ（ｚ）とする。第（３）式の零点は
全てＳ平面で虚軸上にあり、したがって第（３）式に双
１次２変換を行ったＧｏ（ｚ）、　ｕｏ（ｚ）の零点は
単位同上に分布する。Ｓ平面における系安定のための条
件である第（４）式より、Ｇ　ｏ　（ｚ）　、Ｕ　ｏ　
（ｚ）の零点は、２平面トの単４６円Ｆに交互に位置す
る事がｚｒＡ数表示の系の安定の必要十分条件である。

実際のディジタルフィルタの回路構成を第４図（ａ）に
示す。第４図（ａ）のフィルタの伝達関数はｉ　（５）
式になる。

第（５）式の分母の項が系の安定に関係する。既に述べ
たように、第（５）式の分母を第（６）式で表示し、Ｇ
ｏ（ｚ）、　Ｕｏ（ｚ）の零点がＺ平面上の単位同上に
あり、交互に位置すれば、第４図（ａ）の系は安定であ
る。

Ｈ２（Ｚ）−［ＧＯ（Ｚ）＋　ｕｎ（ｚ）１＋ｔ　　　
　　（６）第（６）式におけるＨ　２　（ｚ）を実回路
で表示すれば、第４図（ｂ）のようになる。図中２１は
入力端子、２２〜３１は遅延素子、３２〜３５は乗算器
、３６〜４７は加算器、４８は出力端子である。第４図
（ｂ）において回路定数の関係が第（７）式の関係を持
つ場合に、系は安定である。

α。１く　β。１く　α０２く　β。２・・・αＩ）。

〈　　β。ｎ　　　（７）なお、第４図（ｂ）　　の上
部がＧｏ（ｚ）を、下部がＵＯ（Ｚ）を示す。

第（５）式における分子は系の安定とは無関係のため、
Ｈ２（Ｚ）に関しては、任意のＺ関数を選定する事が可
能である。

以上述べた通り、第４図（ａ）のディジタルフィルタを
構成し、第（７）式の関係を保ちつつ回路定数を可変し
、特性を変化させても、系（フィルタ）は常に安定であ
る。

（発明が解決しようとする問題点） しかしながら、上記従来のディジタルフィルタ構成法で
は、伝達関数の分子と分母を別個に構成して接続し、し
かも、伝達関数の分母もＳ関数で見直すと偶関数と奇関
数を別個に構成するために、ハード量が増大する難点が
あった。

したがって、本発明は上記従来技術の問題点を解決する
ためになされたものであって、ハード量が極力小さく、
しかも系の安定性を保証することのできるディジタルフ
ィルりを提供することを目的とする。

（問題点を解決するための手段） 本発明のディジタルフィルタは、ｎｉｆ記従来技術の問
題点を解決するため、第１の加算器、第２の加算器及び
遅延素子を有し、第１の加算器の出力が第２の加算器の
入力と遅延素子の入力に接続され、遅延素子の出力が第
１の加算器の入力と第２の加算器の入力に接続され、入
力を第１の加算器の入力とし、かつ出力を第２の加算器
の出力とする基本ブロックを単位とし、これを複数個縦
続接続させたものである。

（作用） 本発明によれば、以上のようにディジタルフィルタを構
成したので、ディジタルフィルタの回路定数がアナログ
フィルタのＳ関数で表わされる伝達関数に比例するよう
にされ、Ｓ平面での安定条件によりディジタルフィルタ
の安定性を保証しつつ、回路定数を可変して、特性を変
化できるようになる。したがって、ハード量を極力小さ
くしてディジタルフィルタが構成できるようになり、航
記従来技術の問題点を解決することができるようになる
。

（実施例） 以下本発明の一実施例のディジタルフィルタを図面に基
づき詳細に説明する。

第１図は本実施例のディジタルフィルタの構成を示す回
路図であって、図中１は入力端子、２〜９は加算器、１
０〜１３は乗算器、１４．１５は遅延素子、１６は出力
端子である。同図において、信号入力端子１は加算器２
の入力に接続され、さらに加算器２の入力は加算器３の
出力に接続され、加算器２の出力は加算器４．８の各入
力に接続されている。加算器４の出力は加算器５の入力
と、遅延素子１４の入力に接続され、遅延素子１４の出
力は加算器４，５の各入力に接続されており、加算器５
の出力は乗算器１０．１２の各入力と加算器６の入力に
接続されている。加算器６の出力は加算器７の入力と遅
延素子１５の入力に接続され、遅延素子１５の出力は加
算器６．７の各入力に接続されている。加算器７の出力
は乗算器１１．１３の各入力に接続され、乗算器ＩＩ、
１３の出力はそれぞれ加算器３．９の入力に、乗算器１
０．１２の出力はそれぞれ加算器３，９の入力に接続さ
れている。加算器９の出力は加算器８の入力に接続され
、加算器８の出力は信号の出力端子１６に接続されてい
る。

第１図は、双２次Ｚ関数の実現回路を示したものである
。今、アナログ領域のＳ関数表示の伝達関数を第（８）
式とする。

第（８）式の下段の式に、第（９）式に示す双１次２変
換を施すと、第（１０）式になる（レベル定数は無視す
る）。

（Ｔ＝　１／ｆ、、　ｆｓ：サンプリング周波数）（ｐ
Ａ壬　卒０） 第１図に示す本発明の実施例の回路のｘｎとｙｎの関係
は、Ｚ関数で表示され、第（１１）式で表示される。

・・・（１１） 今、第（ｌＯ）式と第（ｌ　ｌ）式を比較して、系の安
定性に直接関係する分母項に注目する。第（８）式で示
されるＢ、、Ｂｏの定数値が系の安定性を保証するなら
ば、２関数に変換した第（ｌＯ）式の分母多項式も系の
安定性を保証するものである。従って、今、第（８）式
の分母の係数Ｂ　、、　Ｂ　ｏが安定性を保定すること
により、第１図の回路は安定となる。

Ｓ平面における安定性は、２次の場合である第（８）式
では、第（３）式よりＢ、＞Ｏ，Ｂｏ＞０となる。した
がって、第１図の回路の系の安定は、ｂｏ＞ｏ、ｂ、）
ｏにすれば保証される事になる。

以上は２次の場合であるが２次数が３次の場合には、第
２図に示す構成の回路を用いる。同図においてｌｏｔは
入力端子、１０２〜１１３は加算器、１１４〜１１９は
乗算器、１２０〜１２２は遅延素子、１２３は出力端子
である。この回路と次の第（］２）式により、上記の２
次の場合と同様にして、定数選定を行なう。

第（１２）式における安定性の条件は、第（１３）式で
ある。

Ｂ２）Ｏ，ＢρＯ，ＢＯ＞Ｏ，Ｂ（１／Ｂ２　＜Ｂ　ｌ
（１：ｌ）今、　Ｂ’２−　８２　　Ｋ、　　Ｂ’、−
ＢＩ　　Ｋ２．　　　Ｂ’。−８０に３と置換しても、
第（１２）式の分母の零点かに倍されるだけで安定性と
は無関係であるため、第（１２）式の新定数Ｂ。”＋　
Ｂ　’Ｉｎ　Ｂ　’２より双１次Ｚ変換されたとすれば
、 って本発明の第２図の回路の安定性は第（１４）式の関
係を満足すれば補償される。

次数が４次以上になると、Ｓ平面での系の安定性を保証
するには、２次以上の高次方程式を解いて判定する必要
がある。その場合は第（４）式を満足するよう定数値を
選択する。しかし、通常のＺ平面での系の安定性判定よ
りはるかに容易である。

第１図、第２図の回路におけるａ２＋　ａ＋＋　ａｏに
関しては安定性とは無関係であり、自由に定数値を選択
して特性を変化してもよい。通常は、第１図又は第２図
の回路を任意の組合せで縦続に接続して高次の可変ディ
ジタルフィルタを実現する場合が多く、高次の可変フィ
ルタを直接構成しなくともよい。さらに全域通過型回路
で、遅延量のみ変化させ、たい場合には、ａ２＋　ａｌ
＋　ａｏにも拘束を加える必要があり、第１図の回路で
は第（１５）式、第２図の回路では、第（１６）式の条
件を満すようにする。

ａｏ−ｂ６．　ａ、−ｂｌ（１５） ａｏ−−ｂ６．　　ａＩｗ−ｂｌ＋　　ａ２−−ｂ２　
　　（１６）（発明の効果） 以上、詳細に説明したように、本発明によれば、ハード
量を小さくして、簡単な安定性の検証により安定性を保
証し、特性可変ディジタルフィルタが構成出来るため、
帯域圧縮装置、エコーキャンセラ等の予測量子化器、ア
ダプティブ等化量、フィルタ等として通信機器、電子機
器に広く適用可能である。

【図面の簡単な説明】

第１図は本発明に係るディジタルフィルタの構成を示す
回路図、第２図は次数が３次の場合の第１図と同様な図
、第３図はアナログフィルタの入出力関係の説明図、第
４図（ａ）は従来のディジタルフィルタの構成図、第４
図（ｂ）は第４図（ａ）の８２（Ｚ）を実現する回路図
である。 １　、１０１−・・入力端子、 ２〜９，１０２〜１１３−・・加算器、ｌＯ〜１３．１
１４〜１１９−・乗算器、＋４．１５，１２０−１２２
−・・遅延素子、１６．１２３−・出力端子。

Claims (1)

【特許請求の範囲】
1. 第１の加算器、第２の加算器及び遅延素子を有し、第１
   の加算器の出力が第２の加算器の入力と遅延素子の入力
   に接続され、遅延素子の出力が第１の加算器の入力と第
   ２の加算器の入力に接続され、入力を第１の加算器の入
   力としかつ出力を第２の加算器の出力とする基本ブロッ
   クを複数個縦続接続して構成されることを特徴とするデ
   ィジタルフィルタ。