JPS62173930A - 回路しや断器の制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は回路しゃ断器、特にその事故電流検出及び電
路の保護に関するものである。

［従来の技術］ 第６図に、例えば特開昭６０−３２２１１号に示された
ような従来の回路しゃ断器の制御回路を示す。

図において、３相電源に接続される電源側端子（１０１
）　、　（１０２）　、　（１０３）はそれぞれ開離接
点（２０１）　。

（２０２）　、　（２０３）を介して各対応する負荷側
端子（３０１）（３０２）　、　（３０３）に接続され
ている。電源側端子（１０１）　。

（１０２）　、　（１０３）と負荷側端子（３０１）　
、　（３０２）、（３０３）との間の各電路には各相ご
とに電流検出用の変流器（２１）　、　（２２）　、　
（２３）がそれぞれ設けられている。各変流器（２１）
　、　（２２）　、　（２３）の２次側には２次出力の
絶対値を得るための全波整流回路（３１）　、　（３２
）　、　（３３）がそれぞれ接続されている。各全波整
流回路（３１）　、　（３２）、　（３３）の出力側に
負担回路（４１）　、　（４２）　、　（４３）がそれ
ぞれ接続されている。各負担回路（４１）　、　（４２
）　、　（４３）の各第１の出力端子は対応する信号変
換回路（９１）。

（９２）　、　（９３）にそれぞれ接続されている。信
号変換回路（９１）　、　（９２）　、　（９３）は各
負担回路（４１）　、　（４２）　、　（４３）に誘起
する出力信号の実効値または平均値を得るためのもので
ある。信号変換回路（９１）　、　（９２）　（９３）
の各出力信号は対応するダイオード（１６１）　。

（１６２）　、　（１６３）　カラなるＯＲ回路（１６
０）ｔ、：入力される。

負担回路（４１）　、　（４２）　、　（４３）の各第
２の出力端子はそれぞれダイオード（１３１）　、　（
１３２）　、　（１３３）からなる最大値検出手段とし
てのＯＲ回路（１３０）の各入力端子に接続されている
。なお、各負担回路（４１）。

（４２）　、　（４３）の第２の出力端子とは反対側の
端部は共通電位点（アース）に接続されている。ＯＲ回
路（１３０）は交流電路（１０）に流れる電流の最大値
に対応する信号を出力する。ＯＲ回路（１３０）の出力
側はツェナーダイオード（１４０）を介して時限発生回
路（１５０）、に接続されている０時限発生回路（１５
０）の出力端子はサイリスク（１２０）のゲートに接続
されている。また信号変換回路（９１）　、　（９２）
　、　（９３）の各出力信号のうち最大のものをＯＲ回
路（１６０）を介して受信し、デジタル信号に変換する
Ａ／Ｄ変換回路（１００）が設けられている。Ａ／Ｄ変
換回路（１００）の各出力はマイクロコンピュータ（１
１０）に入力される。Ａ／Ｄ変挽回路（１００）及びマ
イクロコンピュータ（１１０）には作動用電源として電
源回路（５００）が設けられている。またマイクロコン
ピュータ（１１０）の出力信号がサイリスク（１２０）
に入力されるように構成されている。サイリスク（１２
０）には直列に釈放思過電流力性し装置（８０）が接続
されている。この釈放思過電流力性し装置は前述の開離
接点（２０１）、（２０２）、（２０３）トａｌＡＩｉ
ｌ￥Ｈ：連動スルように構成されている。

以上のような構成の回路しゃ断器において交流電路に短
絡事故でない一般の規模の事故電流が流れると、各相に
対応する変流器（２１）　、　（２２）　、　（２３）
はそれらに固有の変流比で上記事故電流を検出し２次側
に出力電流を誘起する。各出力電流はそれぞれ全波整流
回路（３１）、（３２）、　（３３）により直流化され
、各対応する負担回路（４１）　、　（４２）　、　（
４３）にそれぞれ供給される。このとき負担回路（４１
）、（４２）、（４３）に誘起する信号電圧波形は周知
の絶対値波形になる。各負担回路（４１）、（４２）、
　　（４３）の出力信号は各相ごとに信号変換回路（９
１）、（９２）、（９３）によってそれらの実効値また
は平均値に対応する信号に変換される。信号変換回路（
９１）　、　（９２）　、　（９３）の実効値または平
均値出力はＯＲ回路（１６０）を介してそれらの最大値
がＡ／Ｄ変換回路（１００）に入力される。

Ａ／Ｄ変換回路（１００）はこのようにして入力された
アナログ信号をデジタル信号に変換する。このデジタル
信号はマイクロコンピュータ（１１０）に入力され、マ
イクロコンピュータ（１１０）は所定のプログラムに従
いこのデジタル信号入力のレベル判別を実行する。さら
に、このレベル判別の結果に基づいて所定に限時動作を
行い、その出力ボート・（１１６）から出力信号を発す
る。マイクロコンピュータ（１１０）の出カポ−）　（
１１６）から発せられた出力信号は、サイリスタ（１２
０）のゲートに印加される。

サイリスタ（１２０）はこの信号によりトリガされ、タ
ーンオンし釈放型磁引外し装置（８０）を駆動する。

そして釈放彫型磁力性し装置（８０）と図示しない作動
装置および釈放可能装置を介して、ａ１１＆的に連動す
る開離接点（２０１）、　（２０２）、　　（２０３）
が開離し、電路がしゃ断される。

他方、短絡電流などの大きな事故電流が生じた時は、事
故電流に対応して負担回路（４１）、（４２）。

（４３）に誘起された事故電流に対応した電圧信号は、
ダイオ−Ｆ　　（１３１）、（１３２）、（１３３）カ
らなるＯＲ回路（１３０）ｌ：入力されル、　ＯＲ［ｉ
ｌＤ　ＩＩ　（１３０）ノ出力ｆｌｌｌｌ　（１ツエナ
ーダイオード（１４０）を介して時限発生回路（１５０
）に接続されているにで、ＯＲ回路（１３０）の出力レ
ベルがツェナーダイオード（１４０）のツエ−７−−電
圧を越えると時限発生回路（１５０）に信号が入力され
る。時限発生回路（１５０）はこの信号にもとづいて所
定の限時動作を行い、サイリスク（１２０）のゲートを
トリガして釈放彫型磁力性し装置（８０）を駆動し、回
路しゃ断器はすみやかに電路をしゃ断する。

［発明が解決しようとする問題点］ 従来の回路しゃ断器の制御回路は以上のように構成され
ているので、第１に各相の事故電流の実効値（又は平均
値）を検出し、その最大値（ＯＲ回路出力値）を得なけ
ればならない、第２に各相ごとに実効値（又は平均値）
を検出回路を設けなければならないと言う問題点を有し
１、回路が複雑で高価となり、また各検出回路の出力レ
ベルを調整する工程が必要であった。

この発明は以上のような問題点を解決するためになされ
たものであり、簡単な回路構成で検出回路の出力レベル
調整をなくした安価で高性能な回路しゃ断器の制御回路
を提供することを目的としている。

ｃ問題点を解決するための手段］ この発明に係る回路しゃ断器の制御回路は事故電流を検
出するために最大相弁別回路を用いたことを特徴とする
。

［作用］ 最大相弁別回路は各相の事故電流のうち最大のものだけ
を抽出し、その信号のみを実効値（又は平均値）検出回
路に導くことにより事故電流を検出する。

［実施例］ 第１図にこの発明に係る回路しゃ断器の制御回路の一実
施例を示す、第１図において、第６図に示す従来例と同
一の番号を付したものは同一の機能を有するものとする
。

３相電源に接続される電源側端子（１０１）　。

（１０２）　、　（１０３）はそれぞれ開離接点（２０
１）　、　（２０２）　。

（２０３）を介して各対応する負荷側端子（３０１）　
、　（３０２）　。

（３０３）に接続されている。電源側端子（１０１）　
、　（１０２）　。

（１０３）と負荷側端子（３０１）　、　（３０２）　
、　（３０３）との間の各電路には各相ごとに電流検出
用の変流器（２１）。

（２２）　、　（２３）がそれぞれ設けられている。各
変流器（２１）　、　（２２）　、　（２３）の２次側
には２次出力の絶対値を得るための全波整流回路（３１
）　、　（３２）　、　（３３）がそれぞれ接続されＣ
いる。各全波整流回路（３１）、（３２）。

（３３）の出力側に負担回路（４１）　、　（４２）　
、　（４３）がそれぞれ接続されている。各負担回路（
４１）　、　（４２）　、　（４３）の各第１の出力端
子（レベル微調整された信号の出力端子）は、入力され
た信号のうち最大の信号源の信号のみを出力するように
構成された最大相弁別回路（４００）に接続されている
。最大和弁別回路（４００）により弁別された信号を出
力する出力端子は信号変換回路（９０）に接続されてい
る。信号変換口ＦＭ（９０）は、最大相弁別回路（４０
０）により弁別された信号の実効値または平均値を得る
ためのものである。負担回路（４１）　、　（４２）　
、　（４３）の各第２の出力端子はそれぞれダイオード
（１３１）　、　（１３２）　、　（１３３）よりなる
電流上ンサ手段の第２の出力信号を得るために最大値検
出手段としてのＯＲ回路（１３０）の各入力端子に接続
されている。なお、各負担回路（４１）　、　（４２）
　、　（４３）の第２の出力端子とは反対側の端部は共
通電位点（アース）に接続されている。ここで、変流器
（２１）　、　（２２）　、　（２３）　、全波整流回
路（３１）。

（３２）　、　（３３）負担回路（４１）　、　（４２
）　、　（４３）は交流電路（１０）の電流を検出する
電流検出回路（２００）を構成している。ＯＲ回路（１
３０）は交流電路（１０）に流れる電流の最大値に対応
する信号を出力する。ＯＲ回路（１３０）の出力側はツ
ェナーダイオード（１４０）を介して時限発生回路（１
５０）に接続されている。時限発生回路（１５０）の出
力端子はサイリスタ（１２０）のゲートに接続されてい
る。また信号変換回路（９０）の出力信号をデジタル信
号に変換するＡ／Ｄ変換回路（１００）が設けられてい
る。Ａ／Ｄ変換回路（１００）の各出力はマクロコンピ
ュータ（１１０）に入力される。

Ａ／Ｄ変換回路（１００）及びマイクロコンピュータ（
１１０）の作動用電源として電源回路（５００）が設け
られている。またマイクロコンピュータ（１１０）の出
力信号がサイリスク（１２０）に入力されるように構成
されている。サイリスク（１２０）には直列に釈放形過
電流引外し装置（８０）が接続されている。この釈放形
過電流引外し装置は前述の開離接点（２０１）　。

（２０２）、　（２０３）と機械的に連動するように構
成されている。

第２図に最大桁弁別回路（４００）の具体的な回路構成
を示す、入力端子（４０１）　、　（４０２）　、　（
４０３）は各相の負担回路（４３）　、　（４４）　、
　（４５）より与えられる信号を受信し、オペレーショ
ナルアンプ（以下ＯＰアンプと略称する）（ＯＰＩ）、
　　（ＯＦ２）、　　（ＯＦ２）に入力する。各ＯＰア
ンプはユニテーゲン７′ンプとして構成され、各○Ｐア
ンプの出力端子がれぞれ抵抗（Ｒ１）、（Ｒ２）、（Ｒ
３）の一方の端子およびアナログスイッチ（ＡＳＩ）。

（ＡＳ２）、（Ａ、９３）の各入力端子に接続されてい
る。抵抗（Ｒ１）、（Ｒ２）、（Ｒ３）の他端はそれそ
°れコンデンサ（Ｃ１）、（Ｃ２）。

（Ｃ３）の一端およびｏＰアンプ（ＯＦ２）。

（ＯＦ２）、（ＯＦ２）の正入力端子に接続されマイル
。各０ＰＴ７プ（ＯＦ２）、（ＯＦ２）。

（ＯＰ　６　）の出力端子はダイオード（ＤＩ）。

（Ｄ２）、（Ｄ３）のアノード側に接続され、ダイオー
ド（Ｄｉ）、（Ｄ２）、（Ｄ３）のカソード側は同一電
位としてコモン接続され、また各ＯＰアンプ（ＯＦ２）
、（ＯＦ２）、（ＯＦ２）の負入力端子にそれぞれ接続
され、最大相の検出回路を構成している。ｏＰアンプ（
ＯＦ２）、（ＯＦ５）、（ＯＦ２）の出力端子はそれぞ
れツェナーダイオード（ＺＤＩ）、（Ｚｎ２）、（Ｚｎ
３）のアノード側に接続され、各ツェナーダイオード（
ＺＤＩ）、（Ｚｎ２）、（Ｚｎ３）のカソード側は抵抗
（Ｒ４）、（Ｒ５）、（Ｒ６）を介してトランジスタ（
ＴＲＩ）、（ＴＲ２）、（ＴＲ３）のベースに接続され
ている。トランジスタ（ＴＲＪ　）、（ＴＲ２）、（Ｔ
Ｒ３）はそれぞれＰＮＰ型トランジスタであり、コレク
ターはそれぞれ置型［（−Ｖｃｃ）に接続されている。

抵抗（Ｒ１０）、（Ｒ１１）、　（Ｒ１２）は前記トラ
ンジスタ（ＴＲＩ）。

（１’Ｒ２）、（ＴＲ３）のそれぞれにバイアス電圧を
印加するために、ベースとコレクタの間に接続されてい
る。抵抗（Ｒ７）、（Ｒ８）、（Ｒ９）はそれぞれ一端
をトランジスタ（ＴＲＩ）、（ＴＲ２）、（ＴＲ３）の
各エミッタに接続され、他端を正電源（Ｖｃｃ）に接続
されている。トランジスタ（ＴＲＩ）、（ＴＲ２）、（
ＴＲ３）の各エミッタはアナログスイッチ（ＡＳ　１）
、（ＡＳ２）、（ＡＳ３）のゲートにそれぞれ接点され
ている。アナログスイッチ（ＡＳＩ）、（ＡＳ２）。

（ＡＳ３）の各出力端子はこの最大桁弁別回路の出力端
子（４０４）に共に接続されている。なお、正電Ｈ（Ｖ
ｃ　ｃ）　、　ｊｔ″ＩＴＸ源（−Ｖｃｃ）及びアース
（ＧＮＤ）はＯＰアンプ（ＯＰＩ）〜（ＯＦ２）及びア
ナログスイッチ（ＡＳＩ）〜（ＡＳ３）の各素子を動作
させるために必要な電源として接続されている。

第３図に示すブロック図および第４図に示すフローチャ
ートラ用いて、マイクロコンピュータ（１１０）の（４
成および処理過程を説明する。第３図においてマイクロ
コンピュータ（１１０）はデータバス（１１２）および
アドレスバス（１１３）を介してＣＰＵ（１１１）、　
ＲＯＭ　（１１４）、　ＲＡＭ（１１５）およヒエ１０
ボー）　（１１６）で構成されている。データバス（１
１２）およびアドレスバス（１１３）の一部はＡ／Ｄ変
換回路（１００）に接続されている。一般にＲＯＭ　（
１１４）には所定の信号処理を実行するためのプログラ
ムを含み、ＣＰ　Ｕ　（１１１）は所定のクロック信号
に同期してプログラムを実行する。またＲ　Ａ　Ｍ　（
１１５）は信号処理に必要なレジスタとして機能する。

第４図に示すフローチャートには、基本的な機能として
少なくとも入力信号の第１のレベル判別手段（ステップ
３）、およびレベル判別された値により所定の限時動作
を実行する第１の時限発生手段（ステップ５）が含まれ
ている。また、このフローチャー１・には所定の放熱特
性（電路および負荷の放熱特性）に沿った低減率をもっ
て計時的にリッセト動作を実行するように構成されたり
セット手段（ステップ９）も含まれている。このリセッ
ト手段（ステップ９）は第１の時限発生手段（スッテブ
５）または第１図に示す時限発生装置（１５０）（第２
の時限発生手段）のうち少なくとも一方に対する入力信
号が所定レベル以下になった時作動する。

この発明に係る回路しゃ断器は以上のように構成されて
いるので、交流電路に事故電流が流れると、各相に対応
する変流器（２１）　、　（２２）　、　（２３）はそ
れらに固有の整流比で上記事故電流を検出し２次側に出
力電流を誘起する。各出力電流はそれぞれ全波整流回路
（３１）　、　（３２）　、　（３３）により直流化さ
れ、各対応する負担回路（４１）　、　（４２）　、　
（４３）にそれぞれ供給される。このとき負担回路（４
１）　、　（４２）　、　（４３）に誘起する信号電圧
波形は周知の絶対値波形になる・。

各負担回路（４１）　、　（４２）　、　（４３）の出
力信号は各相の信号のうち最大相の信号のみを弁別し出
力する最大値弁別回路（４００）を介し信号変換回路（
９０）に入力され、それらの信号の実効値または平均値
に対応する信号に変換される。信号変換回路（９０）の
実効値または平均値出力はＡ／Ｄ変換回路（１００）に
入力される。Ａ／Ｄ変換回路（１００）はこのようにし
て入力されたアナログ信号をデジタル信号に変換する。

このデジタル信号はマイクロコンピュータ（１１０）に
入力され、マイクロコンピュータ（１１０）は所定のプ
ログラムに従いこのデジタル信号入力のレベル判別を実
行する。さらに、このレベル判別の結果に基づいて所定
の限時動作を行い、その出カポ−１−（ｌ１６）から出
力信号を発する。マイクロコンピュータ（１１０）の出
力ボート（１１６）から発せられた出力信号は、サイリ
スタ（１２０）のゲートに印加される。サイリスタ（１
２０）はこの信号によりトリガされ、ターンオンし釈放
形電磁引外し装置（８０）を駆動する。そして釈放形電
磁引外し装置（８０）と図示しない作動装置および釈放
可能装置を介して、機械的に連動する開離接点（２０１
）、（２０２）。

（２０３）が開離し、電路がしゃ断される。

一方、負担回路（４１）　、　（４２）　、　（４３）
に誘起された事故電流に対応した電圧信号は、ダイオー
ド（１３１）、（１３２）、（１３３）カラナ６０ＲＩ
ｆｆｌ路（１３０）Ｇ：入力される。ＯＲ回路（１３０
）の出力側はツェナーダイオード（１４０）を介して時
限発生回路（１５０）に接続されているので、ＯＲ回路
（１３０）の出力レベルがツェナーダイオード（１４０
）のツェナー電圧を越えると時限発生回路（１５０）に
信号が入力される０時限発生回路（１５０）はこの信号
にもとづいて所定の限時動作を行い、サイリスタ（１２
０）のゲートをトリガして釈放形電磁引外し装置（８０
）を駆動し、回路しゃ断器はすみやかに電路をしゃ断す
る。

第１図に示す負担回路（４３）　、　（４４）　、　（
４５）により１５られた全波信号が、第２図に示す最大
相検出回路（４００）の入力端子（４０１）、（４０２
）、（４０３）にそれそ°れ入力されると、この各入力
信号はユニティ−ゲインアンプを構成する○Ｐアンプ（
ＯＰＩ）、（ＯＦ２）、（ＯＦ２）を介してアナログス
イッチ（ＡＳＩ）、（ＡＳ２）、（ＡＳ３）の入力端子
および抵抗（Ｒ１）、（Ｒ２）、（Ｒ３）の−・方の端
子に出力される。　抵抗（Ｒ１）、（Ｒ２）。

（Ｒ３）およびコンデンサ（Ｃ１）、（Ｃ２）。

（Ｃ３）はそれぞれ入力信号の平均値を得るための平均
値回路を構成し、得られた平均値信号がそれぞれＯＰア
ンプ（ＯＦ２）、（ＯＦ２）、（ＯＦ２　）の正入力端
子に入力される。○Ｐアンプ（ＯＦ２）、（ＯＦ２）、
（ＯＦ２）およびダイオード（ＤＩ）、（Ｄ２）、（Ｄ
３）は各相平均値入力の最大相を判別する最大相検出回
路を構成し、ダイオード（Ｄｉ）、（Ｄ２）、（Ｄ３）
の共通カソードに最大相の平均値出力が発生し、それぞ
れ０ＰＴ７プ（ＯＦ２）、（ＯＦ２）、（ＯＦ２）の負
入力端子にフィードバックされる。したがってＯＰアン
プ（ＯＦ２）、（ＯＦ２）。

（ＯＰ　６　）はコンパレータとして作用し、平均値入
力の最大信号以外のＯＰアンプの入力信号は、前述のフ
ィードバック電位よりも低いため、ｏＰアンプは反転せ
ず出力は負電圧（−Ｖｃｃ）付近の電圧を維持する０例
えば第２図のＳ相、すなわち端子（４０２）に最大信号
が入力されたと仮定する。

ＯＰアンプ（ＯＦ２）は正常な正相アンプとして作用し
、ダイオード（Ｄ２）を介し他相（Ｒ相およびＴ相）用
のＯＰアンプ（ＯＦ２）、（ＯＦ２）の負入力端子にし
きい値として平均値出力を入力する。ＯＰアンプ（ＯＦ
２）、（ＯＦ２）は正端子人力がこのしきい値に達しな
いため、それそ゛れのｏｐアンプ（ＯＦ２）、（ＯＦ２
）はコンパレータとして作用し、それぞれ出力は負電圧
（−Ｖｃｃ）付近の電圧を維持し、ダイオード（Ｄｉ）
。

（Ｄ３）は逆バイアス状態を維持する。したつかてツェ
ナーダイオード（ＺＤｌ）、（Ｚｎ２）は逆バイアスさ
れ、トランジスタ（ＴＲＩ）、（ＴＲ３）をスイッチン
グ動作させるのに十分なベース電流を供給しくＴＲＩ）
、（ＴＲ３）を導通させる。ツェナーダイオード（ＺＤ
Ｉ）、（Ｚｎ２）、（Ｚｎ２）のツｚナー電圧は電源電
圧（Ｖｃｃ）より少し低い値が選択され、トランジスタ
（ＴＲ１）、（ＴＲ２）、（ＴＲ３）のエツミタレベル
カ５アース電位（ＧＮＤ）以下になるように設定されて
いる。トランジスタ（ＴＲＩ）、（ＴＲ３）が導通する
とアナログスイッチ（ＡＳＩ）、（ＡＳ３）のゲート電
位は正入力に対し十分にカットオフできる信号が印加さ
れるので、アナログスイッチ（ＡＳＩ）、（ＡＳ３）は
カットオフ状態となる。一方、最大相が入力されている
ＯＰアンプ（Ｏ２０）の出力は入力信号に応じた正電圧
出力となっているためツェナーダイオード（Ｚｎ２）は
カットオフ状態であり、トランジスタ（ＴＲ２）のベー
ス電流は供給されず、アナログスイッチ（ＡＳ２）のゲ
ートには抵抗（Ｒ８）を介して正電圧が印加される。そ
のため最大相入力に対応するアナログスイッチ（ＡＳ２
）のみが導通状態を維持し、出力端子（４０４）に出力
信号を出力する。

マイクロコンピュータ（１１０）が起動され、動作可能
状態になると、第４図のフローチャートに示されたプロ
グラムがスタートし、システムの初期化（すなわち、Ｉ
１０ボートの設定、フラグのセット／リセットなど〉が
実行され（ステップ１）過電流検出のメイン処理フロー
に入る０次にＡ／Ｄ変換回路（１００）を制御して信号
変換回路（９０）から出力された最大の電流が流れる相
に対応する電流の実効値または平均値の信号をデジタル
信号に変換しくステップ２）、マイクロコンピュータ（
１１Ｇ）内のＲＡ　Ｍ　（１１５）　（第３図）に書込
む（Ａ／Ｄ変換処理）０次にＲＡ　Ｍ　（１１５）に書
込まれた入力信号データに関し、その値が過電流値であ
るか否かの判別動作を実行する（ステップ３）、その結
果過電流でないと判断した場合は第４図における蓄熱ル
ーチンから外れて後述する放熱ルーチンを通り再び上述
のＡ／Ｄ変換処理（ステップ２）に戻る。過電流である
と判断した場合は、まず蓄熱フラグＨをセットしくスツ
テプ４）、入力信号のレベルに応じた時限の計時動作を
実行すべくＣＰ　ｔＪ　（１１１）内のレジスタまたは
ＲＡ　Ｍ　（１１５）を用いて所定の単位時間ごとに所
定の蓄熱ビット数の加算を行う（ステップ５）、上記所
定の蓄熱ビット数は第５図に示す回路しゃ断器の引き外
し特性に沿った限時動作を実現するように選択されてい
る。

次に、加算されたビット数が所定の時限に対応する値に
達したか否かの判別動作を行い（ステップ６）、加算さ
れたビット数が所定の時限に対応するｆ１σに達してい
ない場合はメインフローから外れて前述のＡ／Ｄ変換処
理（ステップ２）に戻る。

加算されたビット数が所定の時限に対応する値に達した
場合は、工／○ボート（１１６）を介してサイリスク（
１２０）をトリガし、出力装置（８０）を駆動させる（
ステップ７）、過電流か否かの判断（ステップ３）を行
い、過電流でないと判断されると、（ステップ８）へ進
む、（ステップ８）から（ステップ１１）までは放熱ル
ーチンを形成し、（ステップ８）において蓄熱フラグＨ
がセットされているか否かの判別を行う、この結果蓄熱
フラグＨがセットされている場合は蓄熱ルーチンにおい
て加算計数されたビット数から所定の単位時間ごとに所
定の放熱ビット数を減算する。この減算によりビットの
計数値が０になった場合は蓄熱フラグＨをリセットする
（ステップ９）、蓄熱フラグＨがセットされていない場
合は直線Ａ／Ｄ変換処理（ステップ２）に戻る。また（
ステップ１０）において（ステップ９）で減算されたピ
ッ！・の計数値が完全にリセットされているか否かを判
別し、完全にリセットされていない時はそのままＡ／Ｄ
９１！’Ｆ！！（ステップ２）に戻る。ビットの計数値
が完全にリセットされている場合、蓄熱フラグＩＩをリ
セットしくステップ１１）、Ａ／Ｄ変換処理（ステップ
２ｔに戻る。このようにして第五図に示す特性曲線に沿
った限時動作が実行される。

なお、上記実施例では正入力信号の処理回路について説
明したが、負入力信号についても等価な回路構成が可能
であることは言うまでもない。

また最大桁弁別には各相の平均値で行う方法を例示した
が、ピーク値でも同等の機能を達成することができる。

さらに、最大相の弁別機能をマイクロコンピュータの処
理により実行することが可能である。

［効果］ 以上説明したように、この発明に係る回路しゃ断器は各
相の最大値弁別回路をもうけているので、従来の回路し
ゃ断器では各相ごとに必要であった高価で複雑な実効値
変換回路が一つですみ、また相信号レベルでの微調整も
不要となるため、精度を低下させることなく安価で小型
の回路しゃ断器を提供することが可能である。

【図面の簡単な説明】

第１図はこの発明に係る回路しゃ断器の制御装置の一実
施例を示すブロック図、第２図は第１図に示す最大相弁
別回路（４００）の具体的回路図、第３図は第１図に示
すマイクロコンピュータ（１１０）の構成を示すブロッ
ク図、第４図はマイクロコンピュータ（１１０）におい
て実行されるプログラムのフローチャートを示す図、第
５図は一般的な回路しゃ断器の電路及び負荷の耐熱量特
性並びに回路しゃ断器の動作特性を示す特性図、第６図
は従来の回路しゃ断器を示すブロック図である。 図中（４００）は最大相弁別回路、（１１０）はマイク
ロコンピュータ、（８０）は引き外し装置、（２０１）
　、　（２０２）　、　（２０３）は引き外し装置によ
って動作される開離接点である。

Claims (5)

【特許請求の範囲】
1. （１）複数相の交流電路に発生した事故電流を検出する
   ための電流検出手段、 前記電流検出手段の各相の電流値に対応する２次出力信
   号のうち、最大となる２次出力信号を弁別する最大相弁
   別手段、 前記最大相弁別手段の２次出力信号に対応した最大信号
   を２次出力信号として出力する最大値検出手段、 前記最大値検出手段の２次出力信号の実効値または平均
   値を得るための信号変換手段、 前記信号変換手段から２次出力信号を受信し、演算処理
   を行い、回路をしゃ断させるための信号を出力する演算
   処理手段、 を具備した回路しゃ断器の制御装置。
2. （２）前記最大相弁別手段は、前記電流検出手段の２次
   出力信号の平均値によって最大相を弁別することを特徴
   とする特許請求の範囲第１項記載の回路しゃ断器の制御
   装置。
3. （３）前記最大相弁別手段は、前記電流検出手段の２次
   出力信号のピーク値によって最大相を弁別することを特
   徴とする特許請求の範囲第１項記載の回路しゃ断器の制
   御装置。
4. （４）前記演算処理手段はマイクロコンピュータで構成
   され、前記最大相弁別手段の最大相弁別機能を前記マイ
   クロコンピュータにより演算処理することを特徴とする
   特許請求の範囲第１項記載の回路しゃ断器の制御回路。
5. （５）前記電流検出手段は直流変換手段を含むことを特
   徴とする特許請求の範囲第２項記載の回路しゃ断器の制
   御装置。