JPS62164295A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体集積回路技術さらには半導体記憶装
置に適用して特に有効な技術に関し１例えばバイポーラ
型スティックＲＡＭにおける読出し基準電圧の生成方式
に利用して有効な技術に関する。

［従来技術］ 従来、エミッタ結合型メモリセルを用いたバイポーラ型
スタティックＲＡＭの読出し、書込み回路として、例え
ば第２図に示すような形式が提案されている（特願昭５
８−１５１５５１号参照）。

上記スタティックＲＡＭにおいては、書込み回路ＷＡか
ら供給される読出し基準電圧ｖｒｅｆが、各データ線対
り、′５に接続された参照トランジスタＱ３．　Ｑ４の
ベースに共通に印加されている。しかし、読出し時に選
択されたデータ線上の参照トランジスタに流される電流
は非常に小さいので、トランジスタの位置すなわち各デ
ータ線によって読出し基準電圧Ｖ　ｒ　ｅ　ｆに差が生
じることがほとんどない。

一方、メモリアレイ内の同一行に属するメモリセルＭＣ
は、同一のワード線Ｗに接続されている。

ワード線駆動トランジスタＱｘによってワード線Ｗが選
択レベルＶＸＨにされ、かつカラムスイッチＹＳがオン
されることにより選択されたデータ線対り、Ｄに接続さ
れているメモリセルＭＣに対してのみ読出し電流ＩＲが
流される。この読出し電流は比較的大きいため、ワード
線抵抗により電圧降下が生じ、選択されたメモリセルの
ワード線方向のビット位置により、選択レベルＶ　Ｘ　
Ｈが異なってくる。

［発明が解決しようとする問題点］ そのため、第３図に示すように、メモリセルの位置によ
って読出し基準電圧Ｖ　ｒ　ｅ　ｆとワード線選択レベ
ルＶＸＨとの電位差Ｖｄが変化してしまう。その結果、
ワード線選択レベルＶｘ＋の立上りに追従して立ち上が
るセル内ノードｎｘｔ　ｎ２の電位Ｖｃｉ、Ｖｃ、の立
上りが遅くなったり、オーバーシュートぎみに変化する
電位ｖｃ、のリンギング波形の谷が基準電圧Ｖ　ｒ　ｅ
　ｆに引っ掛かって、アクセス時間が長くなるという不
都合があることが本発明者らによって明らかにされた。

この発明の目的は、バイポーラ型スタティックＲＡＭに
おけるアクセス時間の短縮を図ることにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、データ線を選択する一対のカラムスイッチと
並列にスイッチトランジスタを設け、書込み回路内の基
準電圧発生用エミッタフォロワを構成するトランジスタ
と定電流源との間に上記スイッチトランジスタをそれぞ
れ接続させ、このスイッチトランジスタをこれと対をな
すカラムスイッチと同一の選択信号によってオン、オフ
させるようにする。

［作用］ 上記した手段によれば、各データ線上の参照トランジス
タのベースに読出し基準電圧を供給する配線においても
、ワード線と同じような傾向で電圧降下が生じるように
させ、メモリセルのビット位置にかかわらずワード線電
位と読出し基準電位との電位差がほぼ一定になるように
することができ、その結果、バイポーラ型スタティック
ＲＡＭにおけるアクセス時間の短縮を図るという上記口
的を達成することができる。

［実施例コ 第１図は、本発明をバイポーラ型スタティックＲＡＭに
適用した場合の要部の回路構成の一実施例を示す。同図
のＲＡＭは、公知の半導体集積回路技術によって、単結
晶シリコン基板のような一個の半導体チップ上において
形成される。

メモリセルＭＣは、その一つが具体的回路として示され
ているように、負荷抵抗Ｒ，，Ｒ５と、この負荷抵抗Ｒ
，，Ｒｓを介してワード線Ｗにコレクタが接続され、か
つそのベース、コレクタ間が互いに交差的に結線された
一対の駆動トランジスタＱ、、　Ｑ、と、上記負荷抵抗
Ｒ，，ＲＳと並列に接続されたショットキ・バリヤ・ダ
イオードｄ１．ｄ２とによって、フリップフロップ回路
に構成されている。

上記駆動トランジスタＱ１．Ｑ、は、特に制限されない
が、マルチ・エミッタ構造とされ、一方のエミッタは共
通化されてスタンバイ電流Ｉｓｔを流す定電流源■１に
接続されている。上記トランジスタＱ、、、Ｑ２の他方
のエミッタは、それぞれ一対のデータ線（もしくはディ
ジット線）Ｄ、Ｉ）に接続されている。

上記代表として示されているメモリセルＭＣを中心とし
て、複数個の同様なメモリセルが、」二部ワード線Ｗを
共通として横カ行に配列され、また、縦カ行にも複数個
の同様なメモリセルが、データ線り、Ｄを共通として配
列されている。このような列９行にｍＸｎ個のメモリセ
ルがマトリックス状に配置されることにより、メモリア
レイＭ−ＡＲＹが構成されている。

代表として示された」二部ワード線Ｗは、Ｘアドレスデ
コード信号Ｘを受けて動作されるワード線駆動トランジ
スタＱｘによってその選択／非選択が行われる。このＸ
アドレスデコード信号又は、図示しない適当な回路装置
から供給されるアドレス信号ＡｘをデコードするＸデコ
ーダＸ−ＤＥＣによって形成される。

一対のデータ線り、Ｄは、カラムスイッチとしてのトラ
ンジスタＱ　ｙ　＋　Ｑ　ｙを介して、他のデータ線に
対しても共通に設けられた定電流源Ｉ　２１■３に接続
されている。上記定電流源１．．１．は、ベースに定電
圧Ｖｎ２が印加され、エミッタ抵抗Ｒｅ２．　Ｒｅ３が
設けられたトランジスタＱ　１２１Ｑｉ３により構成さ
れている。

上記カラムスイッチ・トランジスタ（以下、カラムスイ
ッチと称する）　Ｑ　ｙ　＋　Ｑ　ｙのベースには、図
示しない上記適当な回路装置から供給されるアドレス信
号ＡｙをデコードするＹデコーダＹ−ＤＥＣで形成され
た選択信号Ｙが印加されている。

さらに、この実施例では、上記カラムスイッチＱｙ＋　
Ｑｙと並列に一対のスイッチトランジスタＱｓ、Ｑ丁が
それぞれ設けられており、このスイッチトランジスタＱ
ｓ、Ｑｓは、これと対をなすカラムスイッチＱ　ｙ　ｒ
　Ｑ　ｙをオン、オフする信号と同じ選択信号Ｙによっ
てオン、オフされるようにされている。そして、上記ス
イッチトランジスタＱｓ、Ｑｓのコレクタ端子は、対応
するデータ線上の参照トランジスタＱ３．Ｑ４のベース
端子に接続されている。また、各スイッチトランジスタ
Ｑｓ、Ｑｓは、特に制限されないが、ここでは共通の配
線を介して、定電流源Ｉ４．Ｉ、に接続されている。従
って、書込み回路ＷＡのエミッタフォロワ・トランジス
タＱ　Ｗ４１　Ｑ　Ｗｓから流れ出した電流は、Ｙデコ
ーダＹ−ＤＥＣによってカラムスイッチとともにオンさ
れた一対のスイッチトランジスタＱｓ、Ｑｓを通って定
電流源Ｉ、、Ｉ５に向かって流される。

しかも、この実施例では、共通の書込み回路ＷＡがメモ
リアレイＭ−ＡＲＹに対し、ワード線駆動トランジスタ
Ｑｘと同じ側に配設され、書込み回路ＷＡ内のエミッタ
フォロワ・トランジスタＱＷ４１　Ｑｗ、は共通の配線
ＣＬ、、ＣＬ２を介して参照トランジスタＱａ、　Ｑ、
のベース端子に接続されている。この共通配線ＣＬ１．
（１：Ｌ、は第２図に示す回路と異なり、定電流源１．
、Ｉ、と同じ大きさの電流が流される。

そのため、この共通配線ＣＬ１．ＣＬ２には、選択され
たデータ線の位置に応じた電圧降下が生じる。つまり、
各データ線り、Ｄ上の参照トランジスタＱ３．　Ｑ、の
ベースには、選択されたメモリセルのビット位置に応じ
た基準電圧Ｖ　ｒ　ｅ　ｆが印加されるようになる。

そこで、予め定電流源１．．１．に流す電流の大きさと
の関係で共通配線ＣＬ１．ＣＬ、の断面積を適当に設定
して、ワード線Ｗにおける電圧降下と同じ割合で共通配
線ＣＬ、、、ＣＬ２でも電圧降下を生じるようにしてや
る。

これによって、第３図に破線Ａで示すように、ワード線
電位ＶＸＨと同じような傾向で読出し基準電圧Ｖ　ｒ　
ｅ　ｆが変化するようになる。そのため、選択されたメ
モリセルのビット位置にかかわらず、ワード線選択レベ
ルと読出し基準電圧Ｖ　ｒ　ｅ　ｆとの電位差がほぼ一
定になる。その結果、選択されたメモリセル内の電位ｖ
ｃ１の立上りが遅くなったり、リンギングの谷が読みだ
し基準電圧Ｖｒｅｆに引っ掛かったりしなくなって、す
べてのメモリセルに対するアクセス時間が等しくなり、
結果的にアクセス時間が短縮される。

ここで、書込み回路ＷＡと読出し回路ＳＡの動作を説明
する。読出し時には、外部から書込み回路ＷＡに入力さ
れるライトイネーブル信号ＷＥがハイレベルにされるこ
とにより、書込み回路ＷＡのカレントスイッチ回路を構
成するトランジスタＱｗ□がオンされて、エミッタフォ
ロワ用トランジスタＱ　Ｗ４．　Ｑｗ、のベース電位が
抵抗Ｒ３における電位降下によって決まるようなレベル
にされる。これによって、トランジスタＱＷ４とＱ　ｗ
　ｓのエミッタからメモリセルＭＣ内のノードｎ□ｌ　
ｎ２のレベルｖｃ１．ｖｃｏの選択レベルの中間の電位
の電圧が基準電位Ｖ　ｅ　ｒ　ｆとして、メモリセルを
構成するトランジスタＱ１．Ｑ２とＥＣＬ回路を構成す
るように接続された参照トランジスタＱ、とＱ４のベー
スに供給される。

そのため、ワード線駆動トランジスタＱｘによって、ワ
ード線ＷがｖＣｌよりも高い電位に立ち上げられ、かつ
Ｙデコーダの選択信号ＹによりカラムスイッチＱｙ＋　
Ｑｙがオンされると、定電流源Ｉ、、　Ｉ、によってデ
ータ線り、Ｄが引かれて、メモリセルＭＣ内からは基準
電圧Ｖｒｅｆよりも電位の高い側のノードｎ１からデー
タ線りへ電流が流れ、他方のデータ線百には、読出し回
路ＳＡ内からトランジスタＱ３を通って電流が流される
。

このとき、トランジスタＱ４はカットオフされているた
め、データ線り、Ｄのいずれに向かって読出し回路ＳＡ
内から電流が流れ出すかを読出し回路ＳＡが検出して、
トランジスタＱｓ、、Ｑｓ２のエミッタから相補読出し
データＤｏ、Ｄｏを出力して、図示しない出力バッファ
回路へ供給する。

一方、データ書込み時には、先ずワード線駆動ｌ−ラン
ジスタＱｘによって、ワード線Ｗの電位ＶＸが上昇され
る。すると、これに応じてスタンバイ電流Ｉｓｔが増加
され、メモリセルＭＣ内のノードｎ１Ｌｌｎ２の電位Ｖ
ｃ１．ＶＣｎも上昇され、Ｖｃｌは読出し基準電位Ｖ　
ｒ　ｅ　ｆよりも高く、Ｖｃ。

はこれよりも低いレベルに持ち上げられる。続いて、Ｙ
デコーダによって相補データ線り、Ｄが選択されると、
データ線り、Ｄの電位がハイレベルからロウレベルに立
下がり、これに伴ってメモリセルＭＣ内のノードｎ１ｌ
ｎ２の電位も多少下がるが、基準電圧Ｖｒｅｆが両者の
電位の中間になるような読出し状態にされる。

また、書込み時には、外部から書込み回路ＷＡに供給さ
れるライトイネーブル信号ＷＥがロウレベルにされるこ
とにより、トランジスタＱｗ□がカットオフされている
。そのため、上記のごとくワード線Ｗが選択レベルＶ　
Ｘ　Ｈにされて、ノードｎ□＋ｎ２の電位が持ち上げら
れている状態で、外部から入力されたデータに基づいて
形成された相補入力データＤｉ、Ｄｉが、書込み回路Ｗ
Ａ内のトランジスタＱｗ、とエミッタカップル接続され
たトランジスタＱ　Ｗｚ　ｒ　Ｑ　Ｗ３のベースに供給
される。すると、ベース電位の高い側のトランジスタに
のみ電流が流され、他方には流されないことによって、
エミッタフォロワ用トランジスタＱ　Ｗ　４　ｇＱ　ｗ
　ｓのエミッタ電圧は、一方が基準電圧Ｖｒｅｆと同じ
電圧（ＶＷＨ）で、他方はメモリセル内の低い側の電位
Ｖｃｏよりも低い電圧ＶＷＬになる。

従って、例えばノードｎ□の電位がノードｎ２の電位よ
りも高い状態で、トランジスタＱＷ５のべ一ス電位が低
くなるような入力データＤｊ、、Ｄｉが供給されたと仮
定すると、データ線りに接続されたトランジスタＱ４の
ベースには、データ線りに接続されたメモリセル内のト
ランジスタＱ１のベース電位を与えるノードｎ２の電位
ｖｃｏよりも低い電圧ｖｗＬが印加される。そのため、
トランジスタＱ１にコレクタ電流が流れ始めてノードｎ
１の電位が下がるので、トランジスタＱ２のベース電位
が低くなってカットオフの方向へ移る。すると、トラン
ジスタＱ２のコレクタ電流が減少してノードｎ２の電位
が高くなる。ノードｎ２の電位が高くなるとトランジス
タＱ２のコレクタ電流が更に増加してフリップフロップ
回路の反転が起きる。

なお、上記実施例では、各データ線対ごとにカラムスイ
ッチＱ　ｙ　ｒ　Ｑ　ｙと並列に設けられたスイッチト
ランジスタＱｓｔ　Ｑｓのエミッタ端子を共通の定電流
源Ｉ、、　Ｉ、に接続しているが、各トランジスタ対Ｑ
ｓ、ＱＴごとに別個の定電流源を設けて接続することも
可能である。

上記実施例では、定電流源工。ｌ　Ｉｓを書込み回路Ｗ
Ａと反対側に設けているが、定電流源Ｉ４ｊ工、の位置
はそれに限定されず、任意の位置に設けることができる
。

［発明の効果］ データ線を選択する一対のカラムスイッチと並列にスイ
ッチトランジスタを設け、書込み回路内の基準電圧発生
用エミッタフォロワを構成するトランジスタと定電流源
との間に上記スイッチトランジスタをそれぞれ接続させ
、このスイッチトランジスタをこれと対をなすカラムス
イッチと同一の選択信号によってオン、オフさせるよう
にしたので、各データ線上の参照トランジスタのベース
に読出し基準電圧を供給する配線においてもワード線と
同じような傾向で電圧降下が生じるようになり、メモリ
セルのビット位置にかかわらずワード線電位と読出し基
準電位との電位差がほぼ一定にされるという作用により
、バイポーラ型スタティックＲＡＭにおけるアクセス時
間が短縮されるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもなし）。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラ型スタテ
ィックＲＡＭに適用したものについて説明したが、この
発明はそれに限定されず半導体記憶装置一般に利用する
ことができる。

【図面の簡単な説明】

第１図は本発明をバイポーラ型スタティックＲＡＭに適
用した場合の一実施例を示す回路構成図、第２図は従来
のバイポーラ型スタティックＲＡＭの一例を示す構成図
、 第３図はメモリセルのビット位置の相違によるワード線
選択レベルの変化を示す説明図である。 Ｍ−ＡＲＹ・・・・メモリアレイ、ＭＣ・・・・メモリ
セル、Ｗ・・・・ワード線、Ｄ、Ｄ−°°データ線。 ＳＡ・・・・読出し回路、ＷＡ・・・・書込み回路、Ｑ
３’＋　Ｑｙ・・・・カラムスイッチ、Ｑｓ、Ｑｓ・・
・・スイッチトランジスタｌ　Ｑａｔ　Ｑ４・・・・参
照トランジスタ、０ｗ４．Ｑｗ、、・・・・エミッタフ
ォロワ・トランジスタｔ　Ｉ４１　Ｉｓ・・・・定電流
源。

Claims (1)

1. 【特許請求の範囲】 １、同一のワード線に接続された複数個のメモリセルと
   メモリセルのデータ入出力端子が結合された複数のデー
   タ線とを含むメモリアレイおよび各データ線に結合され
   選択のメモリセル内のトランジスタとの間で電流スイッ
   チ動作を成すようにされた複数個の参照トランジスタを
   有し、この参照トランジスタの制御端子に印加される電
   圧を読出し基準電圧として上記選択のメモリセルに保持
   された情報を検出するようにされた半導体記憶装置にお
   いて、上記参照トランジスタに各々共通の基準電圧発生
   回路から読出し基準電圧を供給すると共に、データ線を
   選択するカラムスイッチと並列にスイッチトランジスタ
   を設け、このスイッチトランジスタが上記基準電圧発生
   回路の選択的駆動スイッチとして働くようにし、選択さ
   れたデータ線上の参照トランジスタにのみ読出し基準電
   圧が印加されるようにしてなることを特徴とする半導体
   記憶装置。 ２、上記基準電圧発生回路の最終段は定電流源を有する
   エミッタフォロワからなり、そのエミッタフォロワ・ト
   ランジスタと定電流源との間に上記スイッチトランジス
   タがそれぞれ並列に接続されるように配線の形成が行わ
   れると共に、上記エミッタフォロワ・トランジスタはワ
   ード線の駆動トランジスタと同一の側に配設されてなる
   ことを特徴とする特許請求の範囲第１項記載の半導体記
   憶装置。