JPS62158373A - 高速シリコン・フオトダイオ−ド及びその製法 - Google Patents
高速シリコン・フオトダイオ−ド及びその製法Info
- Publication number
- JPS62158373A JPS62158373A JP61307614A JP30761486A JPS62158373A JP S62158373 A JPS62158373 A JP S62158373A JP 61307614 A JP61307614 A JP 61307614A JP 30761486 A JP30761486 A JP 30761486A JP S62158373 A JPS62158373 A JP S62158373A
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- JP
- Japan
- Prior art keywords
- cavity
- wafer
- layer
- high speed
- photodiode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
発明の背景
本発明は、一般的には半導体ダイオードに関するもので
あり、特に、高速半導体ｐ−１−ｈ ’７オトダイオー
ド及びその製法に関する。 ｐ−１−ｎフォトダイオードは、普通、半導体光検出器
として使用される。このフォトダイオードが評判のよい
一つの理由は、空乏領域厚さく真性層）が量子効率及び
周波数レスポンスを最適にするように選択が出来るから
である。 概して、ｐ−１−ｎダイオードは光をｐ ドープト層を
通して受け、光は真性層（ｉｎｔｒｉｎｓｉｃ １ａ
ｙｅｒ）を通り結局はＮ型層まで到達する。Ｐ−ｉ−ｎ
フォトダイオードの速度は、ダイオードの真性層幅を減
少することにより増加可能である。しかしながら、これ
はまた量子効率を減少する。量子効率を上げる一つの方
法は、ダイオードの背部接触面において光の金属反射を
利用することである。高速シリコンｐ−１−ｎフォトダ
イオードの製造を試みるとき出会う一つの問題は、真性
層が減少されると、これによりチップは非常に薄（なり
、半導体チップの構造的剛性または強度がひどく減少さ
れる。これは、チップの取扱いやパッケージへの固定を
非常に困難にする。その結果、製作費はあがり、生産高
は減少する。 したがって、本発明の目的は改良されたシリコンｐ−１
−ｎフォトダイオード及びその製法を提供することであ
る。 本発明の他の目的は、低バイ゛アス電圧において増大し
た速度感度、成果を有し、しかも合理的な構造的強度を
有するフォトダイオード及びその製法を提供することで
ある。 本発明のさらに他の目的は、エツチングされた空洞を持
つ半導体チップの上に製作される高速シリコンｐ−１−
ｎダイオード及びその製法を提供することである。 発明の要約 本発明の以上の目的及び他の目的や長所は、非常に薄い
断面作用面積（ａｃｔｉｖｅ ａｒｅａ）を持つ高速
フォトダイオードにより提供される。高速フォトダイオ
ードは、第１及び第２表面を持つ基板上に作られる。空
洞は基板の第１表面に形成され、その底部は第２表面に
近い。空洞底部と第２表面の間の区域が、薄い断面作用
面積を与える。 発明の概要 ウェハの背面側をエツチングで空洞を形成し、これによ
り、空洞底部とウェハの上部の間に非常に薄い領域を提
供することにより、高速シリコンｐ−１−ｎダイオード
が供給される。ウェハに空洞をエツチングすることは、
比較的によい構造強度の光検出器を可能にし、これはま
た、取扱い及び取付は中の破損率の低下となる。
あり、特に、高速半導体ｐ−１−ｈ ’７オトダイオー
ド及びその製法に関する。 ｐ−１−ｎフォトダイオードは、普通、半導体光検出器
として使用される。このフォトダイオードが評判のよい
一つの理由は、空乏領域厚さく真性層）が量子効率及び
周波数レスポンスを最適にするように選択が出来るから
である。 概して、ｐ−１−ｎダイオードは光をｐ ドープト層を
通して受け、光は真性層（ｉｎｔｒｉｎｓｉｃ １ａ
ｙｅｒ）を通り結局はＮ型層まで到達する。Ｐ−ｉ−ｎ
フォトダイオードの速度は、ダイオードの真性層幅を減
少することにより増加可能である。しかしながら、これ
はまた量子効率を減少する。量子効率を上げる一つの方
法は、ダイオードの背部接触面において光の金属反射を
利用することである。高速シリコンｐ−１−ｎフォトダ
イオードの製造を試みるとき出会う一つの問題は、真性
層が減少されると、これによりチップは非常に薄（なり
、半導体チップの構造的剛性または強度がひどく減少さ
れる。これは、チップの取扱いやパッケージへの固定を
非常に困難にする。その結果、製作費はあがり、生産高
は減少する。 したがって、本発明の目的は改良されたシリコンｐ−１
−ｎフォトダイオード及びその製法を提供することであ
る。 本発明の他の目的は、低バイ゛アス電圧において増大し
た速度感度、成果を有し、しかも合理的な構造的強度を
有するフォトダイオード及びその製法を提供することで
ある。 本発明のさらに他の目的は、エツチングされた空洞を持
つ半導体チップの上に製作される高速シリコンｐ−１−
ｎダイオード及びその製法を提供することである。 発明の要約 本発明の以上の目的及び他の目的や長所は、非常に薄い
断面作用面積（ａｃｔｉｖｅ ａｒｅａ）を持つ高速
フォトダイオードにより提供される。高速フォトダイオ
ードは、第１及び第２表面を持つ基板上に作られる。空
洞は基板の第１表面に形成され、その底部は第２表面に
近い。空洞底部と第２表面の間の区域が、薄い断面作用
面積を与える。 発明の概要 ウェハの背面側をエツチングで空洞を形成し、これによ
り、空洞底部とウェハの上部の間に非常に薄い領域を提
供することにより、高速シリコンｐ−１−ｎダイオード
が供給される。ウェハに空洞をエツチングすることは、
比較的によい構造強度の光検出器を可能にし、これはま
た、取扱い及び取付は中の破損率の低下となる。
第１図は、本発明のｐ−１−ｎフォトダイオードを得る
ために、底部表面に空洞をエツチングする準備としであ
るプロセスを受けた半導体基板１０を図示する。好まし
い実施例では、基板１０の出発材料は、２０００オーム
・センチメータのＮ形（燐）浮遊帯溶融ウェハであり、
１００の結晶方向をする。１００方向は等方向エッチに
対し好ましいものである。 出発材料に実行される第１段階（ｓ ｔｅｐ）は、ウェ
ハを酸化することである。酸化膜は、４５０〜５６０ナ
ノメータのような適当な厚さでよい。フォトレジスト・
マスクは、次に、表から裏まで芯合せ（ａｌｉｇｎ）が
行なわれ、ウェハの両面に適用され、酸化膜はエッチさ
れ、所定領域の酸化膜は除去される。 ウェハは、次に、拡散されＮ形ガード・リング１１が形
成される。第１図は、チップまたはダイの断面図である
から、ガード・リングは２つの断面のように見える。ガ
ード・リング１１の形成と同時にウェハの背面側が拡散
され、背部接触面Ｎ土層１２が形成される。本実施例で
はメタライゼーション（金属化）は、アニールされず、
そのため望ましいオーム接触を得るため、プロセスの終
りで、裏側の接触面ドーピングは約２Ｘ１０１９原子／
立方センチメータ以上でなければならない。 次に、堆積（ｄｅｐｏｓ ｉ ｔｅ）された酸化膜に続
いて熱酸化がウェハに適用され、厚い酸化膜層１３が形
成される。厚い酸化膜層１３の厚さはこの実施例では、
全体で約１３００ナノメータの厚さであり、ワイヤ・ポ
ンディング・パッド・キャパシタンスを減少するのに使
用され、後の拡散マスキングのため使用される。それか
ら、フォトレジスト・プスセスが使用され、ウェハの背
部から厚い酸化膜が開孔され、またウェハ上部の厚い酸
化が除去される。ドープされたガラス・ソースのスピン
からのＰ十拡散が、約１マイクロメータの深さに行われ
、Ｐ中層１４を形成する０次に、堆積シリコン窒化膜層
１７がつぎに形成される堆積熱分解生成酸化膜層１６が
、ウェハに形成される。それからウェハは洗浄されプラ
ズマ窒化膜層１８がウェハの上部に強化ピンホール適用
範囲（ｅｎｈａｎｃｅｄ ｐｉｎｈｏｌｅ ｃｏｖ
ｅｒａｇｅ）用に堆積される。ウェハの底部または背面
側は、そこで、フォトレジスト・マスクをされ、層１６
及び１７に開孔を形成するようにエツチングされる。上
部の層１６．１７及び１８は、そのままにしておかれる
。 これは、第１図に図示される構造である。次の段階（ｓ
ｔｅｐ）は、空洞をエツチングすることである。 空洞は、半導体圧力変換器の提供するように空洞がエッ
チされたのと同一方法でエツチングされる。 第２図は、さらに進んだプロセスにおける第１図の構造
を図示する。第２図では、空洞がウェハの底部または裏
面側にエツチングされている。空洞の深さは基板１０の
厚さによるが、しかし、好ましい実施例では、空洞の底
部と基板１０の上部または表面との間の材料を、約２０
マイクロメータ残すだけ十分な深さにエツチングされる
。空洞がエツチングされた後に、そりを避けるためシリ
コン窒化膜層１７及び１８は除去され、Ｎ十拡散が行わ
れ、空洞に裏張りをするＮ中層２１が形成される。Ｎ＋
空洞拡散層２１は約１マイクロメータの深さに拡散され
、シートの平方あたり約１５〜２０オームの面積抵抗を
与える。これらのプロセス段階の結果が、第２図に図示
される構造である。 第３図は、さらにプロセスが進んだ第２図４の構造を図
示する。ウェハの上部にフォトレジストはパターン形成
され、Ｐ十拡散層１４の上に置かれた酸化膜層１６はエ
ツチングされ、酸化膜層１６は空洞のまわりの背面側に
残される。シリコン窒化物の非反射性被覆物２２が、約
１０５〜１１５ナノメータの厚さにウェハの上部に形成
される。ウェハの上部は、それからフォトレジストでパ
ターン形成され、接触金属２３をいれる接触リングが表
側の窒化膜に開孔ささ、一方残余の窒化物が裏面側より
除去される。表側または上部金属が蒸着され、ボンドパ
ッド金属２４及び接触メタル２３を形成するためエツチ
ングされる。全面の背面側金属２６が蒸着される。背面
側金属２６は、背面接触金属及びダイアフラム２７を通
過する光に対する反射性被覆として作用する。普通は、
アルミニウムまたは薄い（約５ナノメータ）のクローム
のような金属が使用され、銀や金がそれらの下地として
付着される。背面金属の反射によりフォトダイオードの
量子効率は高められる。 これまでの説明により、ウェハの背面側に空洞をエツチ
ングすることにより、光検出のためのシリコンｐ−１−
ｎダイオードを提供する薄い領域が得られることが、理
解さるべきである。この光検出器は、高感度、低漏洩電
流及び、大きな並列抵抗を有する。 さらに本発明の光検出器は、低バイアス電圧でよく、高
速動作ができる。本発明は、ＩＩＩ−Ｖ化合物半導体に
も同様に適用可能である。
ために、底部表面に空洞をエツチングする準備としであ
るプロセスを受けた半導体基板１０を図示する。好まし
い実施例では、基板１０の出発材料は、２０００オーム
・センチメータのＮ形（燐）浮遊帯溶融ウェハであり、
１００の結晶方向をする。１００方向は等方向エッチに
対し好ましいものである。 出発材料に実行される第１段階（ｓ ｔｅｐ）は、ウェ
ハを酸化することである。酸化膜は、４５０〜５６０ナ
ノメータのような適当な厚さでよい。フォトレジスト・
マスクは、次に、表から裏まで芯合せ（ａｌｉｇｎ）が
行なわれ、ウェハの両面に適用され、酸化膜はエッチさ
れ、所定領域の酸化膜は除去される。 ウェハは、次に、拡散されＮ形ガード・リング１１が形
成される。第１図は、チップまたはダイの断面図である
から、ガード・リングは２つの断面のように見える。ガ
ード・リング１１の形成と同時にウェハの背面側が拡散
され、背部接触面Ｎ土層１２が形成される。本実施例で
はメタライゼーション（金属化）は、アニールされず、
そのため望ましいオーム接触を得るため、プロセスの終
りで、裏側の接触面ドーピングは約２Ｘ１０１９原子／
立方センチメータ以上でなければならない。 次に、堆積（ｄｅｐｏｓ ｉ ｔｅ）された酸化膜に続
いて熱酸化がウェハに適用され、厚い酸化膜層１３が形
成される。厚い酸化膜層１３の厚さはこの実施例では、
全体で約１３００ナノメータの厚さであり、ワイヤ・ポ
ンディング・パッド・キャパシタンスを減少するのに使
用され、後の拡散マスキングのため使用される。それか
ら、フォトレジスト・プスセスが使用され、ウェハの背
部から厚い酸化膜が開孔され、またウェハ上部の厚い酸
化が除去される。ドープされたガラス・ソースのスピン
からのＰ十拡散が、約１マイクロメータの深さに行われ
、Ｐ中層１４を形成する０次に、堆積シリコン窒化膜層
１７がつぎに形成される堆積熱分解生成酸化膜層１６が
、ウェハに形成される。それからウェハは洗浄されプラ
ズマ窒化膜層１８がウェハの上部に強化ピンホール適用
範囲（ｅｎｈａｎｃｅｄ ｐｉｎｈｏｌｅ ｃｏｖ
ｅｒａｇｅ）用に堆積される。ウェハの底部または背面
側は、そこで、フォトレジスト・マスクをされ、層１６
及び１７に開孔を形成するようにエツチングされる。上
部の層１６．１７及び１８は、そのままにしておかれる
。 これは、第１図に図示される構造である。次の段階（ｓ
ｔｅｐ）は、空洞をエツチングすることである。 空洞は、半導体圧力変換器の提供するように空洞がエッ
チされたのと同一方法でエツチングされる。 第２図は、さらに進んだプロセスにおける第１図の構造
を図示する。第２図では、空洞がウェハの底部または裏
面側にエツチングされている。空洞の深さは基板１０の
厚さによるが、しかし、好ましい実施例では、空洞の底
部と基板１０の上部または表面との間の材料を、約２０
マイクロメータ残すだけ十分な深さにエツチングされる
。空洞がエツチングされた後に、そりを避けるためシリ
コン窒化膜層１７及び１８は除去され、Ｎ十拡散が行わ
れ、空洞に裏張りをするＮ中層２１が形成される。Ｎ＋
空洞拡散層２１は約１マイクロメータの深さに拡散され
、シートの平方あたり約１５〜２０オームの面積抵抗を
与える。これらのプロセス段階の結果が、第２図に図示
される構造である。 第３図は、さらにプロセスが進んだ第２図４の構造を図
示する。ウェハの上部にフォトレジストはパターン形成
され、Ｐ十拡散層１４の上に置かれた酸化膜層１６はエ
ツチングされ、酸化膜層１６は空洞のまわりの背面側に
残される。シリコン窒化物の非反射性被覆物２２が、約
１０５〜１１５ナノメータの厚さにウェハの上部に形成
される。ウェハの上部は、それからフォトレジストでパ
ターン形成され、接触金属２３をいれる接触リングが表
側の窒化膜に開孔ささ、一方残余の窒化物が裏面側より
除去される。表側または上部金属が蒸着され、ボンドパ
ッド金属２４及び接触メタル２３を形成するためエツチ
ングされる。全面の背面側金属２６が蒸着される。背面
側金属２６は、背面接触金属及びダイアフラム２７を通
過する光に対する反射性被覆として作用する。普通は、
アルミニウムまたは薄い（約５ナノメータ）のクローム
のような金属が使用され、銀や金がそれらの下地として
付着される。背面金属の反射によりフォトダイオードの
量子効率は高められる。 これまでの説明により、ウェハの背面側に空洞をエツチ
ングすることにより、光検出のためのシリコンｐ−１−
ｎダイオードを提供する薄い領域が得られることが、理
解さるべきである。この光検出器は、高感度、低漏洩電
流及び、大きな並列抵抗を有する。 さらに本発明の光検出器は、低バイアス電圧でよく、高
速動作ができる。本発明は、ＩＩＩ−Ｖ化合物半導体に
も同様に適用可能である。
第１図は、本発明を製作するプロセス初期のシリコン基
板の断面図を図示する。 第２図は、本発明を製作するプロセスに更に沿った第１
図の基板の断面図を図示する。 第３図は、本発明を製作するスロセス初期のシリコン基
板の断面図を図示する。 図において、
板の断面図を図示する。 第２図は、本発明を製作するプロセスに更に沿った第１
図の基板の断面図を図示する。 第３図は、本発明を製作するスロセス初期のシリコン基
板の断面図を図示する。 図において、
Claims (1)
- 【特許請求の範囲】 １、第１及び第２表面を持つ半導体基板を供給する段階
、第１導電率の第１領域を提供するように第１表面のあ
る地域をドープする段階、 基板の第２表面をエッチングし、第１領域の反対側に底
部を有する空洞を与える段階、空洞の底部及び側壁をド
ープし、空洞を裏打ちする第２導電率層を与える段階、
第２導電率ライニング層に反射層として作用する材料層
を提供する段階、を具備することを特徴とするフォトダ
イオードの製法。 ２、非常に薄い横断面の作用面積を有し、第１及び第２
表面を持つ基板を具え、 第２表面の近傍に底部を有し、空洞底部と第２表面の間
に薄い横断面の作用領域を与える空洞を基板の第１表面
に具備することを特徴とする高速フォトダイオード。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US81254085A | 1985-12-23 | 1985-12-23 | |
| US812540 | 1985-12-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62158373A true JPS62158373A (ja) | 1987-07-14 |
Family
ID=25209898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61307614A Pending JPS62158373A (ja) | 1985-12-23 | 1986-12-23 | 高速シリコン・フオトダイオ−ド及びその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62158373A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02241066A (ja) * | 1989-03-15 | 1990-09-25 | Yokogawa Electric Corp | 半導体光検出素子 |
| JPH03501312A (ja) * | 1988-08-31 | 1991-03-22 | サンタ・バーバラ・リサーチ・センター | 薄いシリコン装置の両側からの製造のための処理方法 |
| JPH03212979A (ja) * | 1990-01-17 | 1991-09-18 | Nec Corp | 赤外線センサ |
| CN107369737A (zh) * | 2017-06-30 | 2017-11-21 | 上海集成电路研发中心有限公司 | 一种光敏器件及其制备方法 |
-
1986
- 1986-12-23 JP JP61307614A patent/JPS62158373A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03501312A (ja) * | 1988-08-31 | 1991-03-22 | サンタ・バーバラ・リサーチ・センター | 薄いシリコン装置の両側からの製造のための処理方法 |
| JPH02241066A (ja) * | 1989-03-15 | 1990-09-25 | Yokogawa Electric Corp | 半導体光検出素子 |
| JPH03212979A (ja) * | 1990-01-17 | 1991-09-18 | Nec Corp | 赤外線センサ |
| CN107369737A (zh) * | 2017-06-30 | 2017-11-21 | 上海集成电路研发中心有限公司 | 一种光敏器件及其制备方法 |
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