JPS62156754A - マルチプロセツサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 主プロセッサと少なくとも１台の副プロセッサと、これ
らの間を結ぶ通信バスならびにシステム制御バスとを有
し、かつこれらのプロセッサおよびバスはそれぞれ０系
と１系に２重化され、さらにＯ系のプロセッサおよびバ
スは必ずθ系内でのみデータの授受を行い、また１系の
プロセッサおよびバスは必ずｌ系内でのみデータの授受
を行うように拘束される。ここに当該システムは、主プ
ロセッサから、系切替（０−１，１−０）を実行するこ
とを予告するための予告信号を各副プロセッサに対して
送出して各副プロセッサ内に保持し、一方、各副プロセ
ッサから、系切替を要求する要求信号を主プロセッサに
対して送出して該主プロセッサ内に保持し、各該プロセ
ッサはそれぞれ保持された予告又は要求信号を見て系切
替を行う。

〔産業上の利用分野〕

本発明はマルチプロセッサシステム、特に電子交換機に
用いて好適なマルチプロセッサシステムに関する。

例えば電子交ｔａ機は、実際に回線交換あるいはパケッ
ト交換を行うネットワーク部分と、このネットワーク部
分を管理し呼処理制御するプロセッサ部分とに大別され
る。本発明では特に後者のプロセッサ部分について言及
する。

このプロセッサ部分は、基本的には１台のプロセッサが
あれば良いが、電子交換システムの規模が大形化すると
、ネットワーク部分も増設され、これに伴って複数のプ
ロセッサが導入される。さらに、複数のプロセッサは何
台かの副プロセッサとこれら副プロセッサを総合的に管
理する主プロセッサとに区分されて、１つのマルチプロ
セッサシステムを構築する。さらにこのマルチプロセッ
サシステムの信頼性を向上するため、二重化という手法
も導入される。つまり各構成要素（プロセッサとかバス
）を０系（現用系）とｌ系（予備系）とに二重化し、一
方が他方をバックアップする。

上記のシステム構成法はいわゆるワンマシンコンセプト
を基にしてなるもので、単一プロセッサから複プロセッ
サへ、さらには二重化構成へと極めて柔軟に対応できる
ので、例えば構内交換機（Ｐ　Ｂ　Ｘ）の規模の拡大に
対処するには極めて効率の良い手法である。したがって
、今後はこのようなマルチプロセッサシステムが広く利
用されることになるものと考えられる。

〔従来の技術〕

上記のように二重化されたマルチプロセッサシステムは
、電子交換システムにおいては、１台のマネージメント
プロセッサ（既述の主プロセッサ）と複数台のコールプ
ロセッサ（既述の副プロセッサであって、呼処理を行う
もの）が存在し、かつ各プロセッサが二重化されている
。この場合、θ系と１系のプロセッサ間の系の切替が重
要な操作の１つとなる。従来、この系切替操作として、
各コールプロセッサに系切替の権利を与えることにより
行う手法が採られている。つまり、どのコールプロセッ
サもシステムのＯ系およびｌ系の選択をすることができ
る。

上述した二重化マルチプロセッサシステムの系切替手法
のみによると、各コールプロセッサとマネージメントプ
ロセッサとの間の制御手順に関し、各コールプロセッサ
が系切替権を行使した場合ごとにソフトウェアを管理し
なければならず、結局、ソフトウェア管理が複雑化して
しまうという不都合が伴う。そこで本発明は、原則とし
てシステム全体の系の切替権は主プロセッサに与えるも
のとし、その不都合を解消するものとする。

〔発明が解決しようとする問題点〕

系切替の要因は主として障害にあるが、その他にもいろ
いろある。例えば定時切替がその１つである。定時切替
とは予備系の正常性を常に担保するものであって、一定
時間ごとに（例えば深夜等）強制的に現用系と予備系を
切替えて潜在障害を積極的に発見しようとするソフトウ
ェア上の処理である。これは障害ではないが系切替が要
求される。

このような系切替には非常に大量のデータが現用系から
予備系へ移し替えられなければならず、長時間を要する
という問題があった。又、系切替の指示を主プロセッサ
から各副プロセッサに送出するにしても、当該指示のデ
ータの編集とか、これを受けた側での解読に時間を要し
その問題の解決を益々困難にしている。このことは一方
、各副プロセッサから主プロセッサへの制御情報の転送
についても同じであり、こんどは副プロセッサ側から主
プロセッサへの系切替要求が当該制御情報であったとす
ると、その制御情報が実際に主プロセッサにおいて理解
されるまでにかなりの時間を要し、もし、当該副プロセ
ッサからの系切替要求が重大な障害に起因するものであ
るとすれば、その時間遅れはシステムに大なる障害を及
ぼすという問題がある。

〔問題点を解決するための手段〕

第１図は本発明に係るマルチプロセッサシステムの原理
構成図である。本図において、１１−０は０系主プロセ
ッサ、１１−１は１系主プロセッサであり、それぞれ複
数の０系副プロセッサ１２−０１〜１２−Ｏｋおよび複
数のｌ系副プロセッサ１２−１１〜１２−１ｋを総括し
て管理する。

これらプロセッサ間には、主としてデータの授受のため
のＯ系および１系の通信バス１３−０゜１３−１　　（
簡略化のため１系通信バス１３−１は図示していないが
Ｏ系通信バス１３−０と並行して布線される）が布線さ
れる。又、これらプロセッサ間には、主として制御信号
の伝送を行う０系および１系システム制御バス１４−０
．１４−１（簡略化のため０系システム制御バス１４−
ＯＬか図示していないが、ｌ系システム制御バス１４−
１はこれと並行して布線される）が布線される。

ここに、Ｏ系の全てのプロセッサおよびＯ系の全てのバ
スはＯ系内でのみデータならびに制御信号の授受を行い
、又、ｌ系の全てのプロセッサおよび１系の全てのバス
は１系内でのみデータならびに制御信号の授受を行うよ
うに拘束されるが、これは本発明の前提条件である。つ
まり同一系同士での通信しか行わない。このような同一
系同士での通信に拘束することにより、ハードウェア量
はかなり削減され、又、ソフトウェア管理はかなり楽に
なる。さらにもう１つの前提条件は、副プロセッサ（１
２）には系切替権を付与せず、原則として主プロセッサ
（１１）が系切替権を行使するように拘束することであ
り、これによりソフトウェア管理がかなり楽になる。

ところで、このように構成されたマルチプロセッサシス
テムにおいて、主プロセッサ（１１）側から、系切替を
これから実行することを各副プロセッサ（１２）側に対
して予告するための予告信号５ｐｏ（１系が現用系とす
れば５ｐｙ）を送出する。

そして、該予告信号３１）ｏをシステム制御バス１４−
０を介して受信し、各副プロセッサ１２−０１〜１２−
Ｏｋ内のＯ系第１保持部１５−０１〜１５−Ｏｋに保持
する。

一方、副プロセッサ１２−０１〜１２−Ｏｋのいずれか
から、現用系および予備系の系切替が実行されることを
主プロセッサ１１−Ｏに対して要求する要求信号Ｓｒｏ
を送出する。これは１内に障害が発生したことを認識し
た１の副プロセッサから送出されるものであり、通信不
能を表示するものである。このことはｌ系についても同
じであり、当該障害のある１系副プロセッサより、シス
テム制御バス１４−１を介し要求信号Ｓｒ、を主プロセ
ッサ１１−１に対して送出する。

〔作　用〕

仮に今０系が現用系になっているものとすると、何らか
の要因、例えば既述の定時切替によって主プロセッサ１
１−０が１１−１へ系の切替を予定しているものとする
。これはソフトウェア上規定されている切替であるから
、予測可能である。そこで、両系の副プロセッサに対し
、これから系切替がある旨の予告をする。これが予告信
号Ｓｐである。これにより本来の定時切替命令が副プロ
セッサに出されるより以前に、系切替作業、主として各
種データの１系への移し替えを開始でき、定時切替は極
めて短時間に行われる。この場合、各副プロセッサは１
内の第１保持部（１５）を定期的に監視（ルックイン）
し、その指示状態を読み取る（ステータスリード）こと
になる。

一方、本プロセッサシステムは主プロセッサ（１１）が
主体となって系の切替を行うことから、各副プロセッサ
内に生じた障害により、自らがシステム全体の系を切替
ることはできない。そこで、各副プロセッサ（１２）は
自ら、系切替の要求信号Ｓｒを主プロセッサ（１１）に
対して送出するものとし、このために主プロセッサ１１
−０．１１−１は、上記の第１保持部（１５）と同様の
Ｏ系第２保持部１６−０および１系第２保持部１６−１
を設け、その要求信号Ｓｒを保持する。この場合、主プ
ロセッサ１１−０．１１−１は自白の第２保持部１６−
０．１６−１を定期的に監視（ルックイン）し、その指
示状態を読み取る（ステータスリード）ことになる。か
かる単純な信号Ｓｒの転送のみで迅速に系切替が開始さ
れる。なお、要求信号Ｓｒがどの副プロセッサから発生
したものかは、主プロセッサでは分らない。しかし、系
切替に際してはどこが障害であろうと障害が発生したこ
とには変わりがないから、まず系を切替えて、その後ゆ
っくりと定期試験等により当該副プロセッサを追求すれ
ばよい。なお又、上記第１および第２保持部（１５，１
６）は新たに設けるまでもなく既存のフラグレジスタあ
るいはステータスレジスタを流用できる。

〔実施例〕

第２Ａ図は本発明が適用される副プロセッサ側のシステ
ム構成例を示す図、第２Ｂ図は本発明が適用される主プ
ロセッサ側のシステム構成例を示す図であり、特に本発
明にとって重要な構成要素は第２Ａ図内のＣＣおよびＣ
８Ｃで示されるブロック内に存在し、又、第２Ｂ図内の
ＣＧ、ＭＳＣおよび■ＳＣで示されるブロック内に存在
する（後に詳述）。なお、以下の説明は電子交換機を例
にとって行われるので、上記の主プロセッサは具体的に
はマネージメントプロ゛セッサであり、上記の副プロセ
ッサは具体的にはコールプロセッサである。本図中、前
者はＭ　Ｐ　Ｒ（Ｍａｎａｇｅｍｅｎｔ　Ｐｒ。

−ｃｅｓｓｏｒ）と図示し、後者はＣＰ　Ｒ（Ｃａｌｌ
　Ｐｒｏｃｅｓｓｏｒ）と図示する。第２Ａ図において
コールプロセッサＣＰＲ，〜ＣＰＲ，はそれぞれ対応す
るネットワーク（Ｎｅｔｗｏｒｋ）　Ｎ　ＶＬ　〜Ｎ　
ＷＩｌを制御する。各ネットワークは通話路メモリ等の
交換機能部を内蔵しバスルートを設定する。このように
複数のネットワークＮＷ、〜ＮＷｋがあるのは、いわゆ
る負荷分散の考え方に基づく、このために、各ネットワ
ーク対応に複数のコールプロセッサＣＰＲ，〜ＣＰＲｋ
が設けられることになる。

さらに、通信の信幀性向上のために各ネツトワ−り（Ｎ
Ｗ）は二重化され、０系（＃Ｏ）とｌ系（＃１）の対か
らなる。これに対応し、各コールプロセッサ（ＣＰ　Ｒ
）も０系（＃０）と１系（＃１）の対から構成される。

０系のコールプロセッサ（ＣＰ　Ｒ）群は、通信バス１
３−０を介して０系マネ一ジメントプロセッサＭＰＲ，
と通信し、又、必要に応じてθ系のコールプロセッサ同
士（ＣＰ　Ｒ，。〜ＣＰＲｋ、）も通信バス１３−０を
介して通信できる。同様に、現用系となったｌ系のコー
ルプロセッサ（ＣＰ　Ｒ）群は、通信バス１３−１を介
して１系マネージメントプロセッサＭＰＲ。

と通信し、又、必要に応じてｌ系のコールプロセッサ同
士（ＣＰ　Ｒ□〜ＣＰＲ□）も通信バス１３−１を介し
て通信できる。各プロセッサＣＰＲにおいては系間（＃
０　　＃１）通信がなされるが、他のＣＰＲ同士での系
間通信は行わないことを前提とする。ハードウェアの簡
素化、ソフトウェア管理の単純化のためである。

次に各コールプロセッサＣＰＲの内部構造を説明する。

いずれのコールプロセッサも同一構造を有するのでＣＰ
Ｒ，を代表として説明する。コールプロセッサＣＰＲ，
の０系および１系は、ＣＣ１ＩＳＣ，Ｃ３Ｃ，ＩＰＣお
よびＭＭからなる。各部の名称は次のとおりである。

■　ＣＣ（Ｃｅｎｔｒａｌ　Ｃｏｎｔｒｏｌｌｅｒ）−
中央制御装置■　Ｉ　Ｓ　Ｃ（Ｉｎｔｅｒｆａｃｅ　Ｓ
ｕｂｓｙｓｔｅｍ　Ｃｏｎｔｒｏｌｌｅｒ）−・・−・
系間通信制御装置 ■　ＣＳ　Ｃ（Ｃａｌｌ　Ｐｒｏｃｅｓｓｏｒ　５ｉｄ
ｅ　Ｓｙｓｔｅｒａｒｅｃｏｎｆｉｇｕｒａｔｉｏｎ　
Ｃｏｎｔｒｏｌｌｅｒ）　°゛−システム再構成制御装
置 ■　Ｉ　Ｐ　Ｃ（Ｉｎｔｅｒ　ｓ＋ｕｌｔｉ　Ｐｒｏｃ
ｅｓｓｏｒｓＣｏｍｍｕｎｉｃａｔｏｒ）　・＝−マル
チプロセッサ間通信制御装置 ■　ＭＭ　（Ｍａｉｎ　Ｍｅｍｏｒｙ）＝−主記憶装置
■　Ｐ　Ｂ　Ｓ　（Ｐｒｏｃｅｓｓｏｒ　Ｂｕｓ）−“
−プロセッサバス上記■〜■のうち、■、■および■は
一般的なものであるが、■、■および■はマルチプロセ
ッサシステムに固有のものである。まず系間通信制御装
置ＩＳＯについてみると、この装置はＯ系および１系間
の系間通信を行うものであり、系切替時に備えて、現用
系の最新情報のうち特に重要なデータを常に予備系に供
給し、系切替が発生したときに、当該予備系が迅速に立
上れるようにしておく。

システム再構成制御装置Ｃ８Ｃは、コールプロセッサ側
にあって（マネージメントプロセッサ側にもある）、マ
ルチプロセッサシステムにおいて、通常の通信ルートで
はシステム再構成が不可能な障害時、電源立上げ時等に
、再構成の制御のための制御情報をシステム制御バス（
１４）を介して転送するための装置である。

マルチプロセッサ間通信制御装置ＩＰＣは、ＣＰＲから
ＭＰＲへ、ＭＰＲからＣＰＲへ、あるいは同一系ＣＰＲ
間のデータ通信動作を、通信バス（１３）上で行わせる
ための制御装置である。つまり、通常の呼処理のための
データ通信は、この装置ＩＰＣを経由して行われる。

次に第２Ｂ図を参照してマネージメントプロセッサＭＰ
Ｈの内部構造を説明する。ただし、第２Ａ図において説
明したのと同様のブロックについては再度説明しない。

なお、第２Ｂ図のバス１３−０．１３−１．１４−０、
および１４−１は、第２Ａ図のバス１３−０．１３−１
．１４−０および１４−１と全く同じものである。第２
Ｂ図に開存のブロックは下記のとおりである。

■　Ｍ　Ｓ　Ｃ（Ｍａｎａｇｅｍｅｎｔ　Ｐｒｏｃｅｓ
ｓｏｒ　５ｉｄｅ　Ｓｙｓ−ｔｅｍ　ｒｅｃｏｎｆｉｇ
ｕｒａｔｉｏｎ　Ｃｏｎｔｒｏｌｌｅｒ）　−−システ
ム再構成制御装置 ■　Ｉ　Ｂ　Ｃ（Ｉｎｔｅｒ　ｍｕｌｔｉ　ｐｒｏｃｅ
ｓｓｏｒｓ　ＢｕｓＣｏｎｔｒｏｌｌｅｒ）　−−通信
バス制御装置■　Ｐ　Ｂ　Ｃ（Ｐｅｒｉｐｈｅｒａｌ　
Ｂｕｓ　Ｃｏｎｔｒｏｌｌｅｒ）−周辺バス制御装置 上記のシステム再構成制御装置ＭＳＣはマネージメント
プロセッサ側に置かれるものであって、その役割はコー
ルプロセッサ側のＣ８Ｃと同じである。

上記の通信バス制御装置ＩＢＣは、マルチプロセッサ間
通信制御装置ｒｐｃによる通信バス（Ｉ３）の使用権を
制御するものであり、例えばポーリングを行う。又、周
辺バス制御装置ＰＢＣは、人出力制御装置ＩＯＣを制御
するものであり、ＩＯＣ配下の外部記憶装置（フロッピ
ーディスク等）に対するアダプタ的な役割を果す。なお
、マネージメントプロセッサＭＰＲと点線のラインで接
続されるブロックは、デパック（Ｄｅｂｕｇ）コンソー
ル（Ｃｏｎ５ｏｌｅ）　Ｄ　−ＣＮ　Ｓであり、ソフト
ウェアデバッグ時にのみ用いる。

かくして第２Ａ図の複数のコールプロセッサＣＰＲと、
マネージメントプロセッサＭＰＲとにより、複数のネッ
トワークＮＷ、〜ＮＷケを制御することになる。このよ
うなシステムにおいて、本発明は系切替を如何に開始さ
せるかについて言及するもので、例えば現用系であるＯ
系（＃０）内のＣＰＲ内に障害があったとき、又は主プ
ロセッサからプログラムにより系切替をするとき、所定
の手順で、予備系である１系（＃１）に制御をわたすこ
とになる。

第３図は本発明に係る系切替の手法を図解的に示す図で
ある。本図において、通信バス１３−０および１３−１
を境にして、上側はθ系、下側は１系であり、両系は切
り離されていることを表している。ＩＰＣは既に第２Ａ
および２Ｂ図で説明したマルチプロセッサ間通信制御装
置であり、各ＩＰＣを介して、マネージメントプロセッ
サＭＰＲ＃０とコールプロセッサＣＰＲ，＃０〜ＣＰＲ
ｋ＃０とが、通信バス１３−０と接続する。この構成は
図示するとおり１系（＃１）についても全く同じである
０本図中のＣＰＵは、単に第２Ａ図および第２Ｂ図にお
けるＭＰＲ，ＣＰＲ内のｒｐｃを除く部分（ＣＧ、ＩＳ
Ｏ，ＭＭ等）も総称したものであり、図の簡略化のため
に−まとめにしただけである。０系のＣＰＵ相互間はシ
ステム制御バス１４−０で接続され、１系のＣＰＵ相互
間もシステム制御バス１４−１で接続されるが、各シス
テム制御バスとしては、本発明と特に関連する系切替予
告信号線ＳＰ　（ＳＰ−０，５Ｐ−１）と系切替要求信
号線ＳＲ（ＳＲ−０，５Ｒ−１）が示されている。

本発明の前提条件として、系切替の指示はマネージメン
トプロセッサＭＰＲが主体となって行うこととしている
。このために系切替予告信号線ＳＰが布線され各コール
プロセッサＣＰＲ，〜ｃＰＲｋに系切替予告が統一的に
行われる。ここで、各ＣＰＲの第１保持部（第１図の１
５を付したブロック）には新たな系表示がなされること
になる。

つまり今まで１系（０系）のものはＯ系（ｌ系）に切替
えるべき旨の表示が行われる。その後、所要の系切替が
各ＣＰＲにて開始する。

一方、コールプロセッサ内の障害に起因して系切替が要
求される場合、本発明の前提条件として系切替の指示は
マネージメントプロセッサＭＰＲが主体となって行うこ
ととしているので、当該要求は要求信号Ｓｒを、系切替
要求信号線ＳＲを通して主プロセッサに対して送信する
ことにより行われる。ここで、各ＭＰＲの第２保持部（
第１図の１６を付したブロック）には新たな系表示がな
されることになる。つまり、今までｌ系（０系）のもの
はＯ系（１系）に切替えることを求めた表示が行われる
。その後、所要の系切替がシステム全体について開始す
る。

第４Ａ図は本発明に係る系切替予告の動作のフローを一
例をもって示す図であり、第４Ｂ図は本発明に係る系切
替要求の動作フローを一例をもって示す図である。まず
第４Ａ図についてみると、まず現用系（ＡＣＴ系）のマ
ネージメントプロセッサＭＰＲ内の中央制御装置ＣＣは
、例えば定時切替に先立ち、系切替予告信号ＳｐをＭＰ
Ｒ内のシステム再構成制御装置ＭＳＣに渡す。引続き信
号Ｓｐはシステム制御バス上を転送され、各ＣＰＲのシ
ステム再構成制御装置Ｃ８Ｃに至る。そしてその中の、
第１保持部１５に保持される。引続き各ＣＰＲは“ルッ
クイン”により第１保持部１５を監視し、その状態表示
を、“ステータスリード”により読み取る。この場合は
、系切替の予告であり、既述した相応の動作を開始する
。本発明の一例によれば、予告信号Ｓｐとして“フェー
ズ零ＰＨＯ″の指示とする。これによれば実用上便利で
ある。フヱーズは通常０．ｌ、２に区分され数が増す程
障害度が高い。つまりＰＨ２は最上位のレベルであって
、最優先の処理である。

電子交換機では、ＰＨ２の立上げモードのもとでは交換
処理そのものを維持できない。ＰＨ１では、オンライン
中にも拘らず突然切替わるが、通話中のものは救済され
、ダイヤル中のものは断となる。ＰＨＯの切替は、通話
中も救済され、ダイヤル中も救済されるので、通話者に
はほとんど気付かれないような立上げモードである。そ
の代わりＰＨＯの切替に際しては、大量のデータが短時
間のうちに予備系に事前に移し替えられていなければな
らず、切替動作としては苛酷である。このＰＨＯ切替の
代表が前述した定時切替である。

第４Ｂ図についてみると、まず現用系（ＡＣＴ系）のコ
ールプロセッサＣＰＲ内の中央制御装置ＣＣは、ＣＣ以
外の部分に障害があることを自ら検知したとき、最早自
己に対しては通信不能であるから、自白のシステム再構
成制御装置Ｃ３Ｃに系切替要求信号Ｓｒを渡しＭＰＲの
システム再構成制御装置ＭＳＣに、システム制御バスを
介し転送する。ただし、ＣＰＲ内で、少なくとも信号Ｓ
ｒの転送バス上には異常はないものとする。

（万一信号Ｓｒそのものが送れないときは、本発明の関
知するところではないが、いずれ、応答信号なし等の理
由でＭＰＲによって当該ＣＰＲの障害が検出される。）
ＭＰＲのＭＳＣに至った要求信号Ｓｒは、その中の第２
保持部１６に保持される。引続きＭＰＲは“ルックイン
”により第２保持部１６を監視し、その状態表示を、“
ステータスリード”により読み取る。この場合は、系切
替の要求であり、現用系のＣＰＲ群のいずれかに障害が
発生したことをＭＰＲは認識し、システム全体の系を切
替える。なお、本発明の一例では、この要求信号Ｓｒに
相当するものとして新たにＩＰＳＬビットを定義して、
これをＣＰＲ内で用いる。

ＩＰＳＬは通信不能（ｉｍｐｏｓｓｉｂｌｅ）に由来し
た記号である。

第５Ａ図は本発明に係る第２保持部を具備するマネージ
メントプロセッサの一例を示す図である。

又、第５Ｂ図は本発明に係る第１保持部を具備するコー
ルプロセッサの一例を示す図である。両図はＯ系のシス
テム制御バス１４−０と１系のシステム制御パス１４−
１とによって接続され、その中でとりわけＯ系および１
系の系切替予告信号線５Ｐ−０，５Ｐ−１と、Ｏ系およ
びｌ系の系切替要求信号線５Ｒ−０，５Ｒ−１とが重要
である。

ただし、５Ｃ−Ｏと５Ｃ−１はそれぞれ同期信号伝送線
である。

まずマネージメントプロセッサＭＰＲ−０から系切替の
予告信号が出されるものとする。この予告信号のもとに
なる予告ビットは例えば第４Ａ図のＰＨＯビットとして
ドライバＭＳＤ−０（ＭＳＣＳｉｇｎａｌ　Ｄｒｉｖｅ
ｒ）にセットされる。そして対応するドライバゲートＤ
Ｇより、予告信号Ｓｐｏとして、予告信号線５ｐ−ｏ上
を伝送され、０系のコールプロセッサ（ＣＰＲ−０）に
至る。

第５Ｂ図のコールプロセッサ側では、予告信号線５ｐ−
ｏより、システム再構成制御装置ＣＳＣ。

−〇〜Ｃ３Ｃｋ−０内に予告信号Ｓｐｏをとりこみ、そ
れぞれのドライバゲートＤＧを介してステータスレジス
タ５ＴＲ−０内の予告ビット、例えばＰＨＯをオンにす
る。各中央制御装置（ＣＣ，−”０〜ＣＣｋ−０）は第
４Ａ図に示したとおり、ルックインにより、ステータス
リードを行う。ＡＣＴ系のコールプロセッサは来るべき
系切替命令に備える。

一方、第５Ｂ図のコールプロセッサ側からは、第４Ｂ図
に示した系切替要求も行う。例えばコールプロセッサＣ
ＰＲ，−０内で障害が発生したことを、中央制御装置Ｃ
Ｃ，−Ｏが検出すると、即座にステータスレジスタ５Ｔ
Ｒ−０のＩ　ＰＳＬビット（通信不能ビット）をオンに
する。このＩＰＳＬビットは対応するドライバゲートよ
り、要求信号Ｓｒｏとして、要求信号線５Ｒ−０上に送
出される。このことは、他のコールプロセッサ（ＣＰＲ
。

−〇以外）に障害が生じたときも同様である。この要求
信号ＳｒｏはプロセッサＭＰＲ−０に送出されるが、こ
のとき当該クロック発生器ＣＬＧ、０からの同期信号Ｃ
ＬＯも同期信号伝送線５Ｃ−Ｏを通して送出する。

第５Ａ図のマネージメントプロセッサＭＰＲ−０は同期
信号ＣＬＯと共に要求信号Ｓｒｏをステータスレジスタ
ＳＴＲ’−０にセットし、Ｉ　ＰＳＬビットをオンにす
る。

第５Ｂ図においてＣＮ−０，ＣＮ−１はコネクタであり
、ＣＬＧＯＸＣＬＧＩはＭＰＲ系のクロック発生器であ
る。第５Ｂ図において、ＲＳ　Ｆ　Ｒ。

−０，Ｒ３ＦＲ，−１，Ｒ３ＦＲＫ　−０等はりスター
トフラグレジスタであり、障害発生時にＭＰＲより系切
替指示ｓ　ｓｔｏを受けるとき等に用いる。

ＭＥＭはＭＰＲのエマ−ジエンシー（Ｅｍｅｒｇｅｎｃ
ｙ）を示すビットである。このとき用いるクロックはＣ
Ｌである。

最後に本発明に関連する動作の実例をい（つか揚げてお
く。

■　ＰＨＯ再開（定時切替、コマンド切替）■　ＣＰＲ
内ＩＰＣの障害：ＰＨＯ ■　ＭＰＲ内ＩＰＣの障害：ＰＨＯ ■　ＣＰＲ障害：ＰＨ１ 第６図はＰＨＯ再開時のシステム遷移図である。

遷移の順番は上から（１）→（２）−（３）→（４）の
順である。各遷移図は第３図のシステム構成に則って描
いている。又、ＭＰＲおよびＣＰＲ間を結ぶラインのう
ち、点線間は特別に動作が発生しておらず、実線間のみ
で行動（Ａｃｔｉｏｎ）が生じている。

上記のことは、以下の第７〜９図についても同様である
。第６図において、（１）ではＭＰＲより全ＣＰＲに対
し、システム制御バス経由でＰＨＱ切替要求をする。た
だし、ＰＨＯ切替要求は全ＣＰＲのＡＣＴ系についての
み行う。同図の（２）において、■は掃出し完了通知を
示す。ＣＰＲは掃出し処理を行い、掃出し完了により、
ＳＢＹ　（予備）系のＰＨＯ実行フラグをオンにし、Ｉ
ＰＣ経由でＭＰＲへ掃出し完了通知を行う。一方ＭＰＲ
でも掃出し処理を行い、掃出し完了により、ＳＢＹ系の
ＰＨＯ切替フラグをオンにする。■ＭＰＲが全ＣＰＲか
らの掃出し完了メツセージを受信すると、タイミングア
ウト（１秒）をもってＦ　Ｄ　Ｔ　（ＦａｕｌｔＤｅｔ
ｅｃｔｉｏｎ　Ｔｉｍｅｒ）オーバーフローにより、Ａ
／５（ＡＣＴ／５ＴＡＮＤ−ＢＹ）切替を実行する。

同図（３）において、■はＭＰＲ側エマ−ジエンシー（
ＭＥＭＡ）であり、ＭＰＲから全ＣＰＲヘエマージエン
シーを通知し、■ではＰＨＯ切替フラグのオンによりＰ
ＨＯ再開を行う。■は定期試験を示し、通信バスで定期
試験を行う。同図の（４）においては■は系間データ通
信を、■は交換処理（データ通信）を示し、定期試験が
正常であればシステムオンライン処理に入る。

第７図はＣＰＲ内ｒｐｃ障害時のシステム遷移図である
。本図の（１）において、■ではＣＰＲからの通信不能
情報（Ｉ　Ｐ　Ｓ　Ｌ　：　　ｉｍｐｏｓｓｉｂｌｅ　
）受信によりＭＰＲは定期試験に入る。■は定期試験を
示し、ＣＰＲ，に対する試験が不可である時、ＣＰＲ，
のＩＰＣ障害を識別する。同図（２）においてはＭＰＲ
より、ＡＣＴ系の全ＣＰＲに対し、システム制御バス経
由でＰＨＯ切替要求をする。

同図（３）において、■は掃出し完了メツセージを示し
、ＣＰＲは掃出し完了メツセージをＭＰＲへ送ることが
できない。■ではＭＰＲは１秒のソフトタイミングによ
り、エマ−ジエンシー（ＭＥＭＡ）を起動し、Ａ／Ｓ切
替を行う。同図（４）の実線はＭＰＲ側エマ−ジエンシ
ー（ＭＢＭＡ）であり、ＭＰＲから全ＣＰＲへエマ−ジ
エンシーを通知し、定期試験を行う。

第８図はＭＰＲ内ＩＰＣ障害時のシステム遷移図である
。本図の（１）において、■ではＣＰＲからの通信不能
情報（ＩＰＳＬ）受信により、ＭＰＲは通信バス経由で
定期試験を行う。■では２ＭＰＲは全ＣＰＲに対する試
験が不可であるため、ＭＰＲ内にＩＰＣ障害があるもの
と認識する。なお、ＭＰＲ自身で障害検出する場合もあ
る。同図の（２）においてはＭ　Ｐ　Ｒより、ＡＣＴ系
の全ＣＰＲに対してシステム制御バス経由でＰ　ＨＯ切
替要求をする。同図の（３）において、■は掃出し完了
メツセージであり、ＣＰＲからＭＰＲへの掃出し完了メ
ツセージ送出が不可であり、■においてＭＰＲは１秒の
ソフトタイミングによりエマ−ジエンシー起動し、Ａ／
Ｓ切替を行う。この場合、通信バスが使用不可のため、
ＭＰＲはＰＨＯ指示を全ＣＰＲへ送出してから、自身の
ソフトタイマでタイミングをとってＡ／Ｓ切替を行う・
同図（４）において、■はＭＰＲ側エマ−ジエンシー（
ＭＥＭＡ）を、■は定期試験を示し、■ではＭＰＲから
全ＣＰＲへエマ−ジエンシーを通知し、ＣＰＲはＰＨＯ
切替フラグのオンによりＰＨＯ再開を行う。■では通信
バス経由で定期試験を行う。

第９図はＣＰＲ障害時のシステム遷移図である。

本図の（１）の実線はＰＨ１起動メツセージであり、ま
ずＣＰＲ，（Ｏ系）でＦ　Ｄ　Ｔ　（Ｆａｕｌｔ　Ｄｅ
ｔｅｃｔｉｏｎＴｉｍｅｒ）のオーバーフローが発生す
ると、ＣＰＲ。

（０系）の障害ホッパーに障害原因が書き込まれ、ＣＰ
Ｒ，よりＭＰＲに対し、ＰＨ１起動メツセージを送出す
る。ＭＰＲではエマ−ジエンシー回路により、Ａ／Ｓビ
ットを書き換える。同図の（２）において、■では、Ｍ
ＰＲにおいて、Ｐｉ（ｌ起動メツセージ受信の際、ＦＤ
ＴオーバーフローによりＨＭＡ回路を起動する。■はＭ
ＰＲ側エマ−ジエンシー（ＭＥＭＡ）であり、ＭＰＲか
ら全ＣＰＲへエマ−ジエンシーを通知し、■ではＭＰＲ
より全ＣＰＨに対し、ＰＨ１起動メツセージを送出する
。同図の（３）の実線はＰＨ１起動メツセージ応答であ
り、ＭＰＲは全ＣＰＲよりＰＨ１起動メツセージ応答を
受信することにより、ＰＨ１再開処理を行う。同図（４
）において、■ではＣＰＲ。

は障害ホッパーに障害原因が書かれているので単独でダ
ウンする。■一方、ＣＰ　Ｒ３は障害ホ・ツバ−に何も
書かれていないので、コピー動作をする。′■また、Ｍ
ＰＲは、ＣＣ切替フラグが書かれているので、コピー動
作をする。■では交換処理（データ通信）が実行される
。

〔発明の効果） 以上詳細に説明したように、本発明によれば各々が二重
化されたマルチプロセッサにおいて、ソフトウェア管理
を複雑化することな（、又、複雑なハードウェアを導入
せずに、Ｏ系から１系へ又はこの逆の系切替を迅速に実
行でき、電子交換機に用いればその効果は一層大である
。

【図面の簡単な説明】

第１図は本発明に係るマルチプロセッサシステムの原理
構成図、゛ 第２Ａ図は本発明が適用される副プロセッサ側のシステ
ム構成例を示す図、 第２Ｂ図は本発明が適用される主プロセッサ側のシステ
ム構成例を示す図、 第３図は本発明に係る系切替の手法を図解的に示す図、 第４Ａ図は本発明に係る系切替予告の動作フローを一例
をもって示す図、 第４Ｂ図は本発明に係る系切替要求の動作フローを一例
をもって示す図、 第５Ａ図は本発明に係る第２保持部を具備するマネージ
メントプロセッサの一例を示す図、第５Ｂ図は本発明に
係る第１保持部を具備するコールプロセッサの一例を示
す図、 第６図はＰＨＯ再開時のシステム遷移図、第７図はＣＰ
Ｒ内ＩＰＣ障害時のシステム遷移図、 第８図はＭＰＲ内ＩＰＣ障害時のシステム遷移図、 第９図はＣＰＲ障害時のシステム遷移図である。 １１−０．１１−１−・主プロセッサ、１２−０〜１２
−Ｏｋ、１２−１１〜１２−１に−・−副プロセッサ、
１３−０．１３−１−通信バス、 １４−０．１４−１・−システム制御バス、１５−０．
１５−１−第１保持部、

Claims (1)

1. 【特許請求の範囲】 １、複数の副プロセッサと、これら副プロセッサを総括
   する主プロセッサと、該副プロセッサおよび主プロセッ
   サ間の通信と制御のためにそれぞれ布線される通信バス
   およびシステム制御バスとを備え、かつ上記の各々が０
   系と１系とに二重化されていて、しかも通常動作中は該
   ０系は０系内でのみ、又該１系は１系内でのみ上記通信
   および制御が行われるように拘束されたマルチプロセッ
   サシステムであって、 前記主プロセッサから現用系および予備系の系切替を実
   行することを各前記副プロセッサに対して予告するため
   の予告信号を送出するとともに、該予告信号を各該副プ
   ロセッサにおいて保持する第１保持部を設け、 各前記副プロセッサから、現用系および予備系の系切替
   が実行されることを前記主プロセッサに対して要求する
   ための要求信号を送出するとともに、該要求信号を該主
   プロセッサ内において保持する第２保持部を設け、 各前記副プロセッサおよび前記主プロセッサはそれぞれ
   前記第１および第２保持部を監視し、それぞれ前記予告
   信号および要求信号が保持されていることを検出したと
   き前記系切替の実行を開始することを特徴とするマルチ
   プロセッサシステム。