JPS6214859B2 - - Google Patents
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- Publication number
- JPS6214859B2 JPS6214859B2 JP56195925A JP19592581A JPS6214859B2 JP S6214859 B2 JPS6214859 B2 JP S6214859B2 JP 56195925 A JP56195925 A JP 56195925A JP 19592581 A JP19592581 A JP 19592581A JP S6214859 B2 JPS6214859 B2 JP S6214859B2
- Authority
- JP
- Japan
- Prior art keywords
- processor
- processors
- standby
- mutual monitoring
- monitoring line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 12
- 238000012544 monitoring process Methods 0.000 claims description 11
- 230000009977 dual effect Effects 0.000 claims description 2
- 239000013256 coordination polymer Substances 0.000 description 67
- 230000001360 synchronised effect Effects 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 238000013524 data verification Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Alarm Systems (AREA)
- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】
本発明は、マルチプロセツサーシステムに関す
るものである。
るものである。
従来、マルチプロセツサーシステムのバツクア
ツプ方式は、マルチプロセツサーシステムのプロ
セツサーに、複数個の予備プロセツサーを用意す
るという方式に限られていた。第１図はこのよう
な従来のマルチプロセツサーシステムのバツクア
ツプ方式の一例を示す。第１図において、１は共
通バス、CP1，CP2，……，CPi，……CPoはプロ
セツサー、CPi′，…CPj′，…CPn′は予備プロセ
ツサー、SVCUは監視プロセツサーを示す。今、
プロセツサーCP1，CP2，…CPi，…CPoがオンラ
イン稼動中に、プロセツサーCPiが故障すると、
予備プロセツサーCP1′，…CPj′…CPn′のうち、
代行中でないプロセツサーCPj′が、プロセツサー
CPiの代行を行う。この場合、プロセツサーCPi
の障害は、監視プロセツサーSVCUによつて検出
され、監視プロセツサーSVCUによつて、プロセ
ツサーCPj′が選択され、その後、プロセツサー
CPj′に対して、プロセツサーCPiの代行を行うた
めに必要なプログラムがロードされ、プロセツサ
ーCPiとして起動されることとなる。このため、
プロセツサーCPiが故障してから、プロセツサー
CPj′がプロセツサーCPiの代行として起動される
までには、相当な長い時間が経過することとな
る。このため、プロセツサーCPiが、緊急を要す
る重要な役割を分担しているような場合には、プ
ロセツサーCPj′がプロセツサーCPiの代行を行う
までに、システムダウンとなつてしまうというこ
とが存在する。さらに、システムダウンとならな
いまでも、プロセツサーCPiの故障によつて、プ
ロセツサーCPiの担つていたジヨブが、途中で強
制終了することとなり、システム全体として見た
時、誤つた結果を出力するという場合が生ずるこ
ととなる。
ツプ方式は、マルチプロセツサーシステムのプロ
セツサーに、複数個の予備プロセツサーを用意す
るという方式に限られていた。第１図はこのよう
な従来のマルチプロセツサーシステムのバツクア
ツプ方式の一例を示す。第１図において、１は共
通バス、CP1，CP2，……，CPi，……CPoはプロ
セツサー、CPi′，…CPj′，…CPn′は予備プロセ
ツサー、SVCUは監視プロセツサーを示す。今、
プロセツサーCP1，CP2，…CPi，…CPoがオンラ
イン稼動中に、プロセツサーCPiが故障すると、
予備プロセツサーCP1′，…CPj′…CPn′のうち、
代行中でないプロセツサーCPj′が、プロセツサー
CPiの代行を行う。この場合、プロセツサーCPi
の障害は、監視プロセツサーSVCUによつて検出
され、監視プロセツサーSVCUによつて、プロセ
ツサーCPj′が選択され、その後、プロセツサー
CPj′に対して、プロセツサーCPiの代行を行うた
めに必要なプログラムがロードされ、プロセツサ
ーCPiとして起動されることとなる。このため、
プロセツサーCPiが故障してから、プロセツサー
CPj′がプロセツサーCPiの代行として起動される
までには、相当な長い時間が経過することとな
る。このため、プロセツサーCPiが、緊急を要す
る重要な役割を分担しているような場合には、プ
ロセツサーCPj′がプロセツサーCPiの代行を行う
までに、システムダウンとなつてしまうというこ
とが存在する。さらに、システムダウンとならな
いまでも、プロセツサーCPiの故障によつて、プ
ロセツサーCPiの担つていたジヨブが、途中で強
制終了することとなり、システム全体として見た
時、誤つた結果を出力するという場合が生ずるこ
ととなる。
本発明の目的は、かかる従来のマルチプロセツ
サーシステムのバツクアツプ方式の欠点をなく
し、システムダウンを生じない、全体として信頼
性の高い、かつ効率のよい、バランスのとれたバ
ツクアツプ方式を提供するにある。
サーシステムのバツクアツプ方式の欠点をなく
し、システムダウンを生じない、全体として信頼
性の高い、かつ効率のよい、バランスのとれたバ
ツクアツプ方式を提供するにある。
第２図は、本発明の一実施例の簡単化したブロ
ツク線図を示す。図において、１は共通バス、２
は相互監視ライン、３は同期データ送受信ライ
ン、４は相互監視ライン、CPA，CPA′，CPB，
CPB′，CP1，……，CPN，CPN+1はプロセツサー
を示す。
ツク線図を示す。図において、１は共通バス、２
は相互監視ライン、３は同期データ送受信ライ
ン、４は相互監視ライン、CPA，CPA′，CPB，
CPB′，CP1，……，CPN，CPN+1はプロセツサー
を示す。
次に、第２図に示す実施例について説明する。
第２図において、プロセツサーCPAとCPA′は、デ
ユアル方式として、同期して稼動するプロセツサ
ーであり、プロセツサーCPAはマスターとして、
プロセツサーCPA′はスレイブとして稼動してい
る。プロセツサーCPAとCPA′は、同期データ送受
信ライン３を通してデータの送受信を行い、デー
タの同期照合を実施して、相互チエアクを実施し
ながら稼動し、また、相互監視ライン２により、
相互にプロセツサーCPA，CPA′の稼動チエツクを
行いながら同期運転を行つている。いま、プロセ
ツサーCPA，CPA′のいずれかが障害となつても、
他方がシングルで稼動をつづけることにより、シ
ステム全体としては、正常な動作をつづけている
こととなる。次に、プロセツサーCPBとCPB′は、
待期予備方式として、相互監視ライン４によつて
相互に接続され、プロセツサーCPBが現用側とし
てオンライン稼動し、プロセツサーCPB′が待機
予備側として、いつでも稼動可能な起動待ち状態
となつている。今、プロセツサーCPBが故障する
と、相互監視ラインによつて、プロセツサー
CPB′が認識し、プロセツサーCPB′が現用側とし
て自動的に立上り、プロセツサーCPBの代行を行
うということにより、プロセツサーCPB′が立上
るまでの一時的な瞬断は存在するが、システム全
体としては、正常な動作をつづけていることとな
る。次に、プロセツサーCP1，……，CPN，
CPN+1は、Ｎ＋１予備方式として、CP1，……，
CPNが現用側としてオンライン稼動をし、CPN+1
は予備側として、いつでも稼動可能な起動待ち状
態となつている。今、プロセツサーCP1，……
CPNのいづれか例えばCPiが故障すると、監視プ
ロセツサーSVCUによつて、その障害プロセツサ
ーが検出され、プロセツサーCPN+1へ指令がなさ
れ、プロセツサーCPN+1が、故障したプロセツサ
ーCPiの代行を行うことにより、システム全体と
して正常な動作をつづけることとなる。
第２図において、プロセツサーCPAとCPA′は、デ
ユアル方式として、同期して稼動するプロセツサ
ーであり、プロセツサーCPAはマスターとして、
プロセツサーCPA′はスレイブとして稼動してい
る。プロセツサーCPAとCPA′は、同期データ送受
信ライン３を通してデータの送受信を行い、デー
タの同期照合を実施して、相互チエアクを実施し
ながら稼動し、また、相互監視ライン２により、
相互にプロセツサーCPA，CPA′の稼動チエツクを
行いながら同期運転を行つている。いま、プロセ
ツサーCPA，CPA′のいずれかが障害となつても、
他方がシングルで稼動をつづけることにより、シ
ステム全体としては、正常な動作をつづけている
こととなる。次に、プロセツサーCPBとCPB′は、
待期予備方式として、相互監視ライン４によつて
相互に接続され、プロセツサーCPBが現用側とし
てオンライン稼動し、プロセツサーCPB′が待機
予備側として、いつでも稼動可能な起動待ち状態
となつている。今、プロセツサーCPBが故障する
と、相互監視ラインによつて、プロセツサー
CPB′が認識し、プロセツサーCPB′が現用側とし
て自動的に立上り、プロセツサーCPBの代行を行
うということにより、プロセツサーCPB′が立上
るまでの一時的な瞬断は存在するが、システム全
体としては、正常な動作をつづけていることとな
る。次に、プロセツサーCP1，……，CPN，
CPN+1は、Ｎ＋１予備方式として、CP1，……，
CPNが現用側としてオンライン稼動をし、CPN+1
は予備側として、いつでも稼動可能な起動待ち状
態となつている。今、プロセツサーCP1，……
CPNのいづれか例えばCPiが故障すると、監視プ
ロセツサーSVCUによつて、その障害プロセツサ
ーが検出され、プロセツサーCPN+1へ指令がなさ
れ、プロセツサーCPN+1が、故障したプロセツサ
ーCPiの代行を行うことにより、システム全体と
して正常な動作をつづけることとなる。
以上説明したように、本発明は、マルチプロセ
ツサーシステムにおいて、各々のプロセツサーの
機能に応じて、二重化同期運転方式、待機予備運
転方式、Ｎ＋１代行方式を併用し、全体としてシ
ステムダウンを生じない信頼性の高い、かつ効率
よくバランスのとれたバツクアツプ方式が可能と
なる。
ツサーシステムにおいて、各々のプロセツサーの
機能に応じて、二重化同期運転方式、待機予備運
転方式、Ｎ＋１代行方式を併用し、全体としてシ
ステムダウンを生じない信頼性の高い、かつ効率
よくバランスのとれたバツクアツプ方式が可能と
なる。
第１図は従来のマルチプロセツサーシステムの
バツクアツプ方式を示す構成図、第２図は本発明
によるマルチプロセツサーシステムのバツクアツ
プ方式を示す構成図である。 １……共通バス、２……相互監視ライン、３…
…同期データ送受信ライン、４……相互監視ライ
ン、CPA，CPA′，CPB，CPB′，CP1，…CPN，
CPN+1……プロセツサー、SVCU……監視プロセ
ツサー。
バツクアツプ方式を示す構成図、第２図は本発明
によるマルチプロセツサーシステムのバツクアツ
プ方式を示す構成図である。 １……共通バス、２……相互監視ライン、３…
…同期データ送受信ライン、４……相互監視ライ
ン、CPA，CPA′，CPB，CPB′，CP1，…CPN，
CPN+1……プロセツサー、SVCU……監視プロセ
ツサー。
Claims (1)
- １ 同期信号ラインおよび相互監視ラインで接続
されたデユアル方式二重化プロセツサーと、相互
監視ラインで接続された待機予備方式二重化プロ
セツサーと、負荷を分担するプロセツサーを備え
たＮ＋１予備方式プロセツサーとを具備し、ジヨ
ブを処理単位ごとに切り分け、前記各方式のいず
れかで処理させることを特徴とするマルチプロセ
ツサーシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56195925A JPS5897751A (ja) | 1981-12-04 | 1981-12-04 | マルチプロセツサ−システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56195925A JPS5897751A (ja) | 1981-12-04 | 1981-12-04 | マルチプロセツサ−システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5897751A JPS5897751A (ja) | 1983-06-10 |
| JPS6214859B2 true JPS6214859B2 (ja) | 1987-04-04 |
Family
ID=16349257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56195925A Granted JPS5897751A (ja) | 1981-12-04 | 1981-12-04 | マルチプロセツサ−システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5897751A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0321170A (ja) * | 1989-03-31 | 1991-01-29 | Sanyo Electric Co Ltd | 同期分離回路 |
| JPH03101079U (ja) * | 1990-01-31 | 1991-10-22 | ||
| JP2943165B2 (ja) * | 1989-08-30 | 1999-08-30 | 松下電器産業株式会社 | クランプ回路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58205273A (ja) * | 1982-05-26 | 1983-11-30 | Hitachi Ltd | 多重化システム |
| US6928585B2 (en) | 2001-05-24 | 2005-08-09 | International Business Machines Corporation | Method for mutual computer process monitoring and restart |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4871157A (ja) * | 1971-12-25 | 1973-09-26 | ||
| JPS4928211A (ja) * | 1972-07-08 | 1974-03-13 | ||
| JPS4934748A (ja) * | 1972-07-31 | 1974-03-30 |
-
1981
- 1981-12-04 JP JP56195925A patent/JPS5897751A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4871157A (ja) * | 1971-12-25 | 1973-09-26 | ||
| JPS4928211A (ja) * | 1972-07-08 | 1974-03-13 | ||
| JPS4934748A (ja) * | 1972-07-31 | 1974-03-30 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0321170A (ja) * | 1989-03-31 | 1991-01-29 | Sanyo Electric Co Ltd | 同期分離回路 |
| JP2943165B2 (ja) * | 1989-08-30 | 1999-08-30 | 松下電器産業株式会社 | クランプ回路 |
| JPH03101079U (ja) * | 1990-01-31 | 1991-10-22 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5897751A (ja) | 1983-06-10 |
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