JPS6214524A - 位相同期発振器 - Google Patents
位相同期発振器Info
- Publication number
- JPS6214524A JPS6214524A JP60153526A JP15352685A JPS6214524A JP S6214524 A JPS6214524 A JP S6214524A JP 60153526 A JP60153526 A JP 60153526A JP 15352685 A JP15352685 A JP 15352685A JP S6214524 A JPS6214524 A JP S6214524A
- Authority
- JP
- Japan
- Prior art keywords
- output
- frequency divider
- frequency
- circuit
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は位相同期発振器に関する。
外部から与えられた入力クロック信号に周波数同期した
出力クロック信号を得るため、入力クロック信号と自装
置からの出力クロック信号との位相差を検出し、これに
応じて自装置内の電圧制御発振器を制御する位相同期発
振器が知られている。
出力クロック信号を得るため、入力クロック信号と自装
置からの出力クロック信号との位相差を検出し、これに
応じて自装置内の電圧制御発振器を制御する位相同期発
振器が知られている。
従来の位相同期発振器は、使用する電圧制御発振器の特
性によって同期引込範囲と周波数安定度の関係に制約が
あり、高安定、かつ同期引込範囲の広いものが実現でき
ないという欠点がある。
性によって同期引込範囲と周波数安定度の関係に制約が
あり、高安定、かつ同期引込範囲の広いものが実現でき
ないという欠点がある。
例えば中心周波数ｔｏ 、周波数変動量Δｒとし発振器
を用いた場合、水晶振動子の特性上、同期引込範囲はそ
の１００倍、即ち中心周波数ｆ０の０．１％程度が限界
であった。
を用いた場合、水晶振動子の特性上、同期引込範囲はそ
の１００倍、即ち中心周波数ｆ０の０．１％程度が限界
であった。
本発明の位相同期発振器は、出力クロック信号が入力ク
ロック信号と非同期状態であることを検出する非同期状
態検出回路と、該非同期状態検出回路の検出出力で前記
第１または第２の分周器の分周比を出力クロック信号が
入力クロック信号と同期状態になるように変える分周比
可変回路を備えたことを特徴とする。
ロック信号と非同期状態であることを検出する非同期状
態検出回路と、該非同期状態検出回路の検出出力で前記
第１または第２の分周器の分周比を出力クロック信号が
入力クロック信号と同期状態になるように変える分周比
可変回路を備えたことを特徴とする。
以下１本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の位相同期発振器の一実施例のブロック
図、第２図はその動作例を示すタイムチャートである。
図、第２図はその動作例を示すタイムチャートである。
本実施例の位相同期発振器は、クロック信号入力端子１
０と、第１の分周器２０と、位相比較器３０と、電圧制
御発振器４０と、非同期状態検出回路５０と、可変分周
回路６０と、クロック信号出力端子７０からなる。
０と、第１の分周器２０と、位相比較器３０と、電圧制
御発振器４０と、非同期状態検出回路５０と、可変分周
回路６０と、クロック信号出力端子７０からなる。
第１の分周器２０はクロック信号入力端子１０から入力
した入力クロック信号を、位相比較器３０で入出力信号
間の位相差を検出するのに適した周波数まで分周する。
した入力クロック信号を、位相比較器３０で入出力信号
間の位相差を検出するのに適した周波数まで分周する。
可変分周回路６０は、第２の分周器６１と比較器６２と
アップダウンカウンタ６３で構成され、アップダウンカ
ウンタ６３の出力と第２の分周器６１の出力を比較器６
２で比較し１両者が一致したとき第２の分周器６１を出
力“０”にリセットする。このときアップダウンカウン
タ６３の出力が“°ｎ′であれば可変分周回路８０は分
周比ｎの分周器として動作することは明白である。非同
期状態検出回路５Ｇは、位相比較器３０の出力電圧をそ
れぞれ基準電圧ｖ”、 ｖ−と比較し、基準電圧Ｖ”、
Ｖ−を越えたとき“１”レベルの信号を出力する電圧
比較器５１．５２と、電圧比較器５１ 、５２の出力を
遅延させる時限回路５３ 、５４と、電圧比較器５１の
出力と時限回路５４の出力の論理積をとるアンドゲート
５６と、電圧比較器５２の出力と時限回路５３の出力の
論理積をとるアンドゲート５５で構成されている。
アップダウンカウンタ６３で構成され、アップダウンカ
ウンタ６３の出力と第２の分周器６１の出力を比較器６
２で比較し１両者が一致したとき第２の分周器６１を出
力“０”にリセットする。このときアップダウンカウン
タ６３の出力が“°ｎ′であれば可変分周回路８０は分
周比ｎの分周器として動作することは明白である。非同
期状態検出回路５Ｇは、位相比較器３０の出力電圧をそ
れぞれ基準電圧ｖ”、 ｖ−と比較し、基準電圧Ｖ”、
Ｖ−を越えたとき“１”レベルの信号を出力する電圧
比較器５１．５２と、電圧比較器５１ 、５２の出力を
遅延させる時限回路５３ 、５４と、電圧比較器５１の
出力と時限回路５４の出力の論理積をとるアンドゲート
５６と、電圧比較器５２の出力と時限回路５３の出力の
論理積をとるアンドゲート５５で構成されている。
次に１本実施例の動作について第２図のタイムチャート
を参照して説明する。
を参照して説明する。
ここで、電圧制御発振器４０の中心周波数ｆ０が１ＭＨ
ｚ、引込範囲ｆ、がその±０．１％の±１ｋＨｚ 、即
ち９９９ ｋＨｚ〜１ｏ０１ ｋＨｚ、入力クロック信
号が１０１０ ｋＨｚ、第１の分周器２０の分周比が１
０００とする。
ｚ、引込範囲ｆ、がその±０．１％の±１ｋＨｚ 、即
ち９９９ ｋＨｚ〜１ｏ０１ ｋＨｚ、入力クロック信
号が１０１０ ｋＨｚ、第１の分周器２０の分周比が１
０００とする。
初期状態としてアップダウンカウンタ６３の出力が“９
９３”であった場合、可変分周回路８０の出力の周波数
は９９９／９９３〜１００１／９９３、即ち１．００８
０〜１．００８１ ｋＨｚの範囲しかとり得す、第１の
分周器２０の出力周波数１０１０／１０００＝ １．０
１ ｋＨｚに同期できない、このとき可変分周回路６０
の出力周波数の方が低いため位相比較器３０の出力は増
大してゆき、位相差が３６０度に達した直後に０度に戻
るので位相比較器３０の出力電圧は初期状態から時刻ｔ
１までの波形図のようになる。非同期状態検出回路５０
は、位相比較器３０の出力電圧の時刻１．における不連
続を、電圧比較器５１で位相比較器３０の出力が基準電
圧ｖ１を越えて上限に達したことを検出した直後の時限
回路５３で設定された時間内に電圧比較器５２でもう一
つの基準電圧Ｖ−を越えて下限に達したことから知り、
出力線５８に１個の検出パルスを出力子る。りψに、可
介分固塞ＢＯの出力固沖数の方が第１の分周器２０の出
力周波数より高い場合は、同様に電圧比較器５１ 、５
２と時限回路５４の作用により出力線５７に１個の検出
パルスが出力することは容易にわかるであろう０時刻Ｌ
！で検出された非同期状態により非同期状態検出回路５
０の出力線５８に出力された検出パルスはアップダウン
カウンタ６３のダウンクロック入力に導かれ、アップダ
ウンカウンタ８３の出力を第２図に示すように“９９３
”から“８９２”に減少させ、可変分周回路８０の分
周比を８９２に変更する。これにより可変分周回路６０
の出力周波数は９９９／１１９２〜１００１／９９２、
即ち１．００７１〜１．００９１ ｋＨｚの範囲をとり
得るようになるが、まだ入力側の１．０１ ｋＨｚに同
期できないため時刻【２で時刻１．と同様の動作が生じ
、可変分周回路６０の分周比をさらに９９１に減少せし
める。
９３”であった場合、可変分周回路８０の出力の周波数
は９９９／９９３〜１００１／９９３、即ち１．００８
０〜１．００８１ ｋＨｚの範囲しかとり得す、第１の
分周器２０の出力周波数１０１０／１０００＝ １．０
１ ｋＨｚに同期できない、このとき可変分周回路６０
の出力周波数の方が低いため位相比較器３０の出力は増
大してゆき、位相差が３６０度に達した直後に０度に戻
るので位相比較器３０の出力電圧は初期状態から時刻ｔ
１までの波形図のようになる。非同期状態検出回路５０
は、位相比較器３０の出力電圧の時刻１．における不連
続を、電圧比較器５１で位相比較器３０の出力が基準電
圧ｖ１を越えて上限に達したことを検出した直後の時限
回路５３で設定された時間内に電圧比較器５２でもう一
つの基準電圧Ｖ−を越えて下限に達したことから知り、
出力線５８に１個の検出パルスを出力子る。りψに、可
介分固塞ＢＯの出力固沖数の方が第１の分周器２０の出
力周波数より高い場合は、同様に電圧比較器５１ 、５
２と時限回路５４の作用により出力線５７に１個の検出
パルスが出力することは容易にわかるであろう０時刻Ｌ
！で検出された非同期状態により非同期状態検出回路５
０の出力線５８に出力された検出パルスはアップダウン
カウンタ６３のダウンクロック入力に導かれ、アップダ
ウンカウンタ８３の出力を第２図に示すように“９９３
”から“８９２”に減少させ、可変分周回路８０の分
周比を８９２に変更する。これにより可変分周回路６０
の出力周波数は９９９／１１９２〜１００１／９９２、
即ち１．００７１〜１．００９１ ｋＨｚの範囲をとり
得るようになるが、まだ入力側の１．０１ ｋＨｚに同
期できないため時刻【２で時刻１．と同様の動作が生じ
、可変分周回路６０の分周比をさらに９９１に減少せし
める。
これにより可変分周回路８０の出力周波数範囲は９９９
／９９１〜１００１／９９１、即ち１．００８１〜１．
０１０１ ｋＨｚとなり、第１の分周器２０の出力１．
０１ ｋＨｚに同期することが可能となる。このように
して入力の１０１ＯｋＨｚ 、即ち１０００ ｋＨｚ＋
１％のクロック信号に同期した出力クロック信号が得
られる。
／９９１〜１００１／９９１、即ち１．００８１〜１．
０１０１ ｋＨｚとなり、第１の分周器２０の出力１．
０１ ｋＨｚに同期することが可能となる。このように
して入力の１０１ＯｋＨｚ 、即ち１０００ ｋＨｚ＋
１％のクロック信号に同期した出力クロック信号が得
られる。
なお、本実施例では、第２の分周器を可変分周器とした
場合について述べたが、第１の分周器を可変分周器とし
てもよい。
場合について述べたが、第１の分周器を可変分周器とし
てもよい。
以上説明したように本発明は、出力クロック信号が入力
クロック信号と非同期状態であることを検出する非同期
状態検出回路と、該非同期状態検出回路の検出出力で前
記第１または第２の分周器の分周比を出力クロック信号
が入力クロック信号と同期状態になるように変える分周
比可変回路を備えることにより、高安定で、広い引込範
囲を有する位相同期発振器が得られる効果がある。
クロック信号と非同期状態であることを検出する非同期
状態検出回路と、該非同期状態検出回路の検出出力で前
記第１または第２の分周器の分周比を出力クロック信号
が入力クロック信号と同期状態になるように変える分周
比可変回路を備えることにより、高安定で、広い引込範
囲を有する位相同期発振器が得られる効果がある。
第１図は本発明の位相同期発振器の一実施例の構成図、
第２図は第１図の実施例の動作を説明するタイムチャー
トである。 １０・・・クロック信号入力端子、 ２０・・・第１の分周器、３０・・・位相比較器、４０
・・・電圧制御発振器、 ５０・・・非同期状態検出回路、 ５１ 、５２・・・電圧比較器、５３ 、５４・・・時
限回路、５５．５８・・・アンドゲート、 ５７ 、５８・・・非同期状態検出信号出力線。 ６０・・・可変分周回路、 ６１・・・第２の分周器。 ６２・・・比較器、 ６３・・・アップダウンカウン
タ、７０・・・クロック信号出力端子。
第２図は第１図の実施例の動作を説明するタイムチャー
トである。 １０・・・クロック信号入力端子、 ２０・・・第１の分周器、３０・・・位相比較器、４０
・・・電圧制御発振器、 ５０・・・非同期状態検出回路、 ５１ 、５２・・・電圧比較器、５３ 、５４・・・時
限回路、５５．５８・・・アンドゲート、 ５７ 、５８・・・非同期状態検出信号出力線。 ６０・・・可変分周回路、 ６１・・・第２の分周器。 ６２・・・比較器、 ６３・・・アップダウンカウン
タ、７０・・・クロック信号出力端子。
Claims (1)
- 【特許請求の範囲】 入力クロック信号を分周する第１の分周器と、出力クロ
ック信号を分周する第２の分周器と、第１の分周器の出
力と第２の分周器の出力の位相を比較し、その位相差に
対応した電圧を発生する位相比較器と、この位相比較器
の出力で周波数制御される電圧制御発振器とから構成さ
れた位相同期発振器において、 出力クロック信号が入力クロック信号と非同期状態であ
ることを検出する非同期状態検出回路と、該非同期状態
検出回路の検出出力で前記第１または第２の分周器の分
周比を、出力クロック信号が入力クロック信号と同期状
態になるように変える分周比可変回路を備えたことを特
徴とする位相同期発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60153526A JPS6214524A (ja) | 1985-07-11 | 1985-07-11 | 位相同期発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60153526A JPS6214524A (ja) | 1985-07-11 | 1985-07-11 | 位相同期発振器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6214524A true JPS6214524A (ja) | 1987-01-23 |
Family
ID=15564452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60153526A Pending JPS6214524A (ja) | 1985-07-11 | 1985-07-11 | 位相同期発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6214524A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005143030A (ja) * | 2003-11-10 | 2005-06-02 | Sharp Corp | Ｐｌｌクロック信号生成回路 |
-
1985
- 1985-07-11 JP JP60153526A patent/JPS6214524A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005143030A (ja) * | 2003-11-10 | 2005-06-02 | Sharp Corp | Ｐｌｌクロック信号生成回路 |
| JP4546716B2 (ja) * | 2003-11-10 | 2010-09-15 | シャープ株式会社 | Ｐｌｌクロック信号生成回路 |
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