JPS6214524A - 位相同期発振器 - Google Patents
位相同期発振器Info
- Publication number
- JPS6214524A JPS6214524A JP60153526A JP15352685A JPS6214524A JP S6214524 A JPS6214524 A JP S6214524A JP 60153526 A JP60153526 A JP 60153526A JP 15352685 A JP15352685 A JP 15352685A JP S6214524 A JPS6214524 A JP S6214524A
- Authority
- JP
- Japan
- Prior art keywords
- output
- frequency divider
- frequency
- circuit
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は位相同期発振器に関する。
外部から与えられた入力クロック信号に周波数同期した
出力クロック信号を得るため、入力クロック信号と自装
置からの出力クロック信号との位相差を検出し、これに
応じて自装置内の電圧制御発振器を制御する位相同期発
振器が知られている。
出力クロック信号を得るため、入力クロック信号と自装
置からの出力クロック信号との位相差を検出し、これに
応じて自装置内の電圧制御発振器を制御する位相同期発
振器が知られている。
従来の位相同期発振器は、使用する電圧制御発振器の特
性によって同期引込範囲と周波数安定度の関係に制約が
あり、高安定、かつ同期引込範囲の広いものが実現でき
ないという欠点がある。
性によって同期引込範囲と周波数安定度の関係に制約が
あり、高安定、かつ同期引込範囲の広いものが実現でき
ないという欠点がある。
例えば中心周波数to 、周波数変動量Δrとし発振器
を用いた場合、水晶振動子の特性上、同期引込範囲はそ
の100倍、即ち中心周波数f0の0.1%程度が限界
であった。
を用いた場合、水晶振動子の特性上、同期引込範囲はそ
の100倍、即ち中心周波数f0の0.1%程度が限界
であった。
本発明の位相同期発振器は、出力クロック信号が入力ク
ロック信号と非同期状態であることを検出する非同期状
態検出回路と、該非同期状態検出回路の検出出力で前記
第1または第2の分周器の分周比を出力クロック信号が
入力クロック信号と同期状態になるように変える分周比
可変回路を備えたことを特徴とする。
ロック信号と非同期状態であることを検出する非同期状
態検出回路と、該非同期状態検出回路の検出出力で前記
第1または第2の分周器の分周比を出力クロック信号が
入力クロック信号と同期状態になるように変える分周比
可変回路を備えたことを特徴とする。
以下1本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の位相同期発振器の一実施例のブロック
図、第2図はその動作例を示すタイムチャートである。
図、第2図はその動作例を示すタイムチャートである。
本実施例の位相同期発振器は、クロック信号入力端子1
0と、第1の分周器20と、位相比較器30と、電圧制
御発振器40と、非同期状態検出回路50と、可変分周
回路60と、クロック信号出力端子70からなる。
0と、第1の分周器20と、位相比較器30と、電圧制
御発振器40と、非同期状態検出回路50と、可変分周
回路60と、クロック信号出力端子70からなる。
第1の分周器20はクロック信号入力端子10から入力
した入力クロック信号を、位相比較器30で入出力信号
間の位相差を検出するのに適した周波数まで分周する。
した入力クロック信号を、位相比較器30で入出力信号
間の位相差を検出するのに適した周波数まで分周する。
可変分周回路60は、第2の分周器61と比較器62と
アップダウンカウンタ63で構成され、アップダウンカ
ウンタ63の出力と第2の分周器61の出力を比較器6
2で比較し1両者が一致したとき第2の分周器61を出
力“0”にリセットする。このときアップダウンカウン
タ63の出力が“°n′であれば可変分周回路80は分
周比nの分周器として動作することは明白である。非同
期状態検出回路5Gは、位相比較器30の出力電圧をそ
れぞれ基準電圧v”、 v−と比較し、基準電圧V”、
V−を越えたとき“1”レベルの信号を出力する電圧
比較器51.52と、電圧比較器51 、52の出力を
遅延させる時限回路53 、54と、電圧比較器51の
出力と時限回路54の出力の論理積をとるアンドゲート
56と、電圧比較器52の出力と時限回路53の出力の
論理積をとるアンドゲート55で構成されている。
アップダウンカウンタ63で構成され、アップダウンカ
ウンタ63の出力と第2の分周器61の出力を比較器6
2で比較し1両者が一致したとき第2の分周器61を出
力“0”にリセットする。このときアップダウンカウン
タ63の出力が“°n′であれば可変分周回路80は分
周比nの分周器として動作することは明白である。非同
期状態検出回路5Gは、位相比較器30の出力電圧をそ
れぞれ基準電圧v”、 v−と比較し、基準電圧V”、
V−を越えたとき“1”レベルの信号を出力する電圧
比較器51.52と、電圧比較器51 、52の出力を
遅延させる時限回路53 、54と、電圧比較器51の
出力と時限回路54の出力の論理積をとるアンドゲート
56と、電圧比較器52の出力と時限回路53の出力の
論理積をとるアンドゲート55で構成されている。
次に1本実施例の動作について第2図のタイムチャート
を参照して説明する。
を参照して説明する。
ここで、電圧制御発振器40の中心周波数f0が1MH
z、引込範囲f、がその±0.1%の±1kHz 、即
ち999 kHz〜1o01 kHz、入力クロック信
号が1010 kHz、第1の分周器20の分周比が1
000とする。
z、引込範囲f、がその±0.1%の±1kHz 、即
ち999 kHz〜1o01 kHz、入力クロック信
号が1010 kHz、第1の分周器20の分周比が1
000とする。
初期状態としてアップダウンカウンタ63の出力が“9
93”であった場合、可変分周回路80の出力の周波数
は999/993〜1001/993、即ち1.008
0〜1.0081 kHzの範囲しかとり得す、第1の
分周器20の出力周波数1010/1000= 1.0
1 kHzに同期できない、このとき可変分周回路60
の出力周波数の方が低いため位相比較器30の出力は増
大してゆき、位相差が360度に達した直後に0度に戻
るので位相比較器30の出力電圧は初期状態から時刻t
1までの波形図のようになる。非同期状態検出回路50
は、位相比較器30の出力電圧の時刻1.における不連
続を、電圧比較器51で位相比較器30の出力が基準電
圧v1を越えて上限に達したことを検出した直後の時限
回路53で設定された時間内に電圧比較器52でもう一
つの基準電圧V−を越えて下限に達したことから知り、
出力線58に1個の検出パルスを出力子る。りψに、可
介分固塞BOの出力固沖数の方が第1の分周器20の出
力周波数より高い場合は、同様に電圧比較器51 、5
2と時限回路54の作用により出力線57に1個の検出
パルスが出力することは容易にわかるであろう0時刻L
!で検出された非同期状態により非同期状態検出回路5
0の出力線58に出力された検出パルスはアップダウン
カウンタ63のダウンクロック入力に導かれ、アップダ
ウンカウンタ83の出力を第2図に示すように“993
”から“892”に減少させ、可変分周回路80の分
周比を892に変更する。これにより可変分周回路60
の出力周波数は999/1192〜1001/992、
即ち1.0071〜1.0091 kHzの範囲をとり
得るようになるが、まだ入力側の1.01 kHzに同
期できないため時刻【2で時刻1.と同様の動作が生じ
、可変分周回路60の分周比をさらに991に減少せし
める。
93”であった場合、可変分周回路80の出力の周波数
は999/993〜1001/993、即ち1.008
0〜1.0081 kHzの範囲しかとり得す、第1の
分周器20の出力周波数1010/1000= 1.0
1 kHzに同期できない、このとき可変分周回路60
の出力周波数の方が低いため位相比較器30の出力は増
大してゆき、位相差が360度に達した直後に0度に戻
るので位相比較器30の出力電圧は初期状態から時刻t
1までの波形図のようになる。非同期状態検出回路50
は、位相比較器30の出力電圧の時刻1.における不連
続を、電圧比較器51で位相比較器30の出力が基準電
圧v1を越えて上限に達したことを検出した直後の時限
回路53で設定された時間内に電圧比較器52でもう一
つの基準電圧V−を越えて下限に達したことから知り、
出力線58に1個の検出パルスを出力子る。りψに、可
介分固塞BOの出力固沖数の方が第1の分周器20の出
力周波数より高い場合は、同様に電圧比較器51 、5
2と時限回路54の作用により出力線57に1個の検出
パルスが出力することは容易にわかるであろう0時刻L
!で検出された非同期状態により非同期状態検出回路5
0の出力線58に出力された検出パルスはアップダウン
カウンタ63のダウンクロック入力に導かれ、アップダ
ウンカウンタ83の出力を第2図に示すように“993
”から“892”に減少させ、可変分周回路80の分
周比を892に変更する。これにより可変分周回路60
の出力周波数は999/1192〜1001/992、
即ち1.0071〜1.0091 kHzの範囲をとり
得るようになるが、まだ入力側の1.01 kHzに同
期できないため時刻【2で時刻1.と同様の動作が生じ
、可変分周回路60の分周比をさらに991に減少せし
める。
これにより可変分周回路80の出力周波数範囲は999
/991〜1001/991、即ち1.0081〜1.
0101 kHzとなり、第1の分周器20の出力1.
01 kHzに同期することが可能となる。このように
して入力の101OkHz 、即ち1000 kHz+
1%のクロック信号に同期した出力クロック信号が得
られる。
/991〜1001/991、即ち1.0081〜1.
0101 kHzとなり、第1の分周器20の出力1.
01 kHzに同期することが可能となる。このように
して入力の101OkHz 、即ち1000 kHz+
1%のクロック信号に同期した出力クロック信号が得
られる。
なお、本実施例では、第2の分周器を可変分周器とした
場合について述べたが、第1の分周器を可変分周器とし
てもよい。
場合について述べたが、第1の分周器を可変分周器とし
てもよい。
以上説明したように本発明は、出力クロック信号が入力
クロック信号と非同期状態であることを検出する非同期
状態検出回路と、該非同期状態検出回路の検出出力で前
記第1または第2の分周器の分周比を出力クロック信号
が入力クロック信号と同期状態になるように変える分周
比可変回路を備えることにより、高安定で、広い引込範
囲を有する位相同期発振器が得られる効果がある。
クロック信号と非同期状態であることを検出する非同期
状態検出回路と、該非同期状態検出回路の検出出力で前
記第1または第2の分周器の分周比を出力クロック信号
が入力クロック信号と同期状態になるように変える分周
比可変回路を備えることにより、高安定で、広い引込範
囲を有する位相同期発振器が得られる効果がある。
第1図は本発明の位相同期発振器の一実施例の構成図、
第2図は第1図の実施例の動作を説明するタイムチャー
トである。 10・・・クロック信号入力端子、 20・・・第1の分周器、30・・・位相比較器、40
・・・電圧制御発振器、 50・・・非同期状態検出回路、 51 、52・・・電圧比較器、53 、54・・・時
限回路、55.58・・・アンドゲート、 57 、58・・・非同期状態検出信号出力線。 60・・・可変分周回路、 61・・・第2の分周器。 62・・・比較器、 63・・・アップダウンカウン
タ、70・・・クロック信号出力端子。
第2図は第1図の実施例の動作を説明するタイムチャー
トである。 10・・・クロック信号入力端子、 20・・・第1の分周器、30・・・位相比較器、40
・・・電圧制御発振器、 50・・・非同期状態検出回路、 51 、52・・・電圧比較器、53 、54・・・時
限回路、55.58・・・アンドゲート、 57 、58・・・非同期状態検出信号出力線。 60・・・可変分周回路、 61・・・第2の分周器。 62・・・比較器、 63・・・アップダウンカウン
タ、70・・・クロック信号出力端子。
Claims (1)
- 【特許請求の範囲】 入力クロック信号を分周する第1の分周器と、出力クロ
ック信号を分周する第2の分周器と、第1の分周器の出
力と第2の分周器の出力の位相を比較し、その位相差に
対応した電圧を発生する位相比較器と、この位相比較器
の出力で周波数制御される電圧制御発振器とから構成さ
れた位相同期発振器において、 出力クロック信号が入力クロック信号と非同期状態であ
ることを検出する非同期状態検出回路と、該非同期状態
検出回路の検出出力で前記第1または第2の分周器の分
周比を、出力クロック信号が入力クロック信号と同期状
態になるように変える分周比可変回路を備えたことを特
徴とする位相同期発振器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60153526A JPS6214524A (ja) | 1985-07-11 | 1985-07-11 | 位相同期発振器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60153526A JPS6214524A (ja) | 1985-07-11 | 1985-07-11 | 位相同期発振器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6214524A true JPS6214524A (ja) | 1987-01-23 |
Family
ID=15564452
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60153526A Pending JPS6214524A (ja) | 1985-07-11 | 1985-07-11 | 位相同期発振器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6214524A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005143030A (ja) * | 2003-11-10 | 2005-06-02 | Sharp Corp | Pllクロック信号生成回路 |
-
1985
- 1985-07-11 JP JP60153526A patent/JPS6214524A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005143030A (ja) * | 2003-11-10 | 2005-06-02 | Sharp Corp | Pllクロック信号生成回路 |
JP4546716B2 (ja) * | 2003-11-10 | 2010-09-15 | シャープ株式会社 | Pllクロック信号生成回路 |
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