JPS6214523A - Exclusive or circuit - Google Patents
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- JPS6214523A JPS6214523A JP15341185A JP15341185A JPS6214523A JP S6214523 A JPS6214523 A JP S6214523A JP 15341185 A JP15341185 A JP 15341185A JP 15341185 A JP15341185 A JP 15341185A JP S6214523 A JPS6214523 A JP S6214523A
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
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Abstract
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は０ＭＯ８の排他的論理和回路に関する。[Detailed description of the invention] [Technical field of invention] The present invention relates to a 0MO8 exclusive OR circuit.
排他的論理和回路の真理値表は第４図（ａ＞に示す通り
であり、次式のような論理関数となる。The truth table of the exclusive OR circuit is as shown in FIG.
ｆ−八・Ｂ＋Ａ−百
この排他的論理和回路は第４図（ｂ）に示す論理記号で
あられされる。f-8.B+A-100 This exclusive OR circuit is represented by the logic symbol shown in FIG. 4(b).
従来の排他的論理和回路の具体的構成を第５図（ａ＞、
（ｂ）に示す。この排他的論理和回路は、第５図（ａ）
に示すように入力信号Ａ、Ｂを入力するＮ ＯＲゲート
２と、入力信号Ａ、Ｂを入力するＡＮＤゲート４と、Ｎ
ＯＲゲート２とＡＮＤゲート４の出力を入力するＮＯＲ
ゲート６とで構成され、ＮＯＲゲート６から出力信号ｆ
が出力される。これによれば出力信％Ａ、Ｂはゲート２
段を通って出力信号ｆとして出力される。この排他的論
理和回路を具体的なトランジスタレベルであられしたの
が第５図（ｂ）である。第５図（ｂ）によれば、排他的
論理和回路は１０個のトランジスタ０１〜Ｑ１０により
構成されている。The specific configuration of a conventional exclusive OR circuit is shown in Figure 5 (a>,
Shown in (b). This exclusive OR circuit is shown in Figure 5(a).
As shown in the figure, an NOR gate 2 receives input signals A and B, an AND gate 4 receives input signals A and B, and
NOR which inputs the output of OR gate 2 and AND gate 4
The output signal f from the NOR gate 6 is
is output. According to this, the output signals %A and B are gate 2
It passes through the stage and is output as an output signal f. FIG. 5(b) shows a concrete example of this exclusive OR circuit at the transistor level. According to FIG. 5(b), the exclusive OR circuit is composed of ten transistors 01 to Q10.
排他的論理和回路は論理回路における基本ゲートのひと
つであり、ひとつの集積回路中に多数用いられる。した
がって排他的論理和回路を構成する素子数は少なければ
少ないほど望ましい。また通常、ゲートにおいては必然
的に入力信号が遅延して出力されるが、従来の排他的論
理和回路では、インバータやナントゲートの２段分の遅
延を生じ、高速動作の面で問題があった。An exclusive OR circuit is one of the basic gates in logic circuits, and is used in large numbers in one integrated circuit. Therefore, it is desirable that the number of elements constituting the exclusive OR circuit be as small as possible. In addition, gates inevitably output input signals with a delay, but in conventional exclusive OR circuits, a delay equal to two stages of inverters and Nandt gates occurs, which poses a problem in terms of high-speed operation. Ta.
本発明は上記事情を考慮してなされたもので、少ない素
子数でかつ遅延時間の少ない排他的論理和回路を提供す
ることを目的とする。The present invention has been made in consideration of the above circumstances, and an object of the present invention is to provide an exclusive OR circuit with a small number of elements and a short delay time.
上記目的を達成するために本発明による排他的論理和回
路は、第１の入力信号により開状態または開状態となる
ように制御され、前記開状態のときに第２の入力信号を
伝達して出力端から出力するトランスファゲートと、前
記第１の入力信号により、前記トランスファゲートが開
状態のときは非動作状態となり、前記トランスファゲー
トが開状態のときは動作状態となるように制御され、前
記動作状態のときに前記第２の入力信号を反転して前記
出力端から出力するクロックドインバータとを備えたこ
とを特徴とする。In order to achieve the above object, an exclusive OR circuit according to the present invention is controlled to be in an open state or an open state by a first input signal, and transmits a second input signal when in the open state. A transfer gate outputted from an output terminal and the first input signal are controlled so that when the transfer gate is in an open state, the transfer gate is in an inactive state, and when the transfer gate is in an open state, it is in an operating state, A clocked inverter inverts the second input signal and outputs the inverted signal from the output terminal when in an operating state.
本発明の一実施例による排他的論理和回路を第１図に示
す。この排他的論理和回路はインバータ１０と、トラン
スファゲート１２と、クロックドインバータ１４とで構
成されている。クロックドインバータ１４は、直列接続
されたｐヂャンネルトランジスタＱ１１．Ｑ１２とｎチ
ャンネルＭＯＳトランジスタＱ１３．Ｑ１４を電源■Ｄ
Ｏと接地Ｖｓｓ間に挿入して構成されている。ｐチＶン
ネルトランジスタＱ１１とｎチャンネルトランジスタＱ
１４のゲートは入力端１６に接続され、入力信号Ｂが印
されている。ｎチャネンルトランジスタＱ１３のゲート
は入力端１６に接続され、入力信号へが印加され、ｐチ
ャンネルトランジスタＱ１２にはインバータ１０で反転
された入力信号Ａの反転信号△が印加されている。出力
信号ｆを出力する出力端２ｏはｐチャンネルトランジス
タＱ１２とｎ′ｆ−センネルトランジスタＱ１３の共通
接続点ＮＩＯに接続されている。この共通接続点Ｎ１０
と入力端１８との間にトランスファゲート１２が挿入さ
れている。トランスファゲート１２は、ｎチャンネルト
ランジスタＱ１５とｐチャンネルトランジスタＱ１６か
ら構成され、ソースとドレインを共通接続して、それぞ
れ入力端１８と共通接続点Ｎ１０に接続している。ｎチ
ャンネルトランジスタＱ１５のゲートにはインバータ１
０により反転された入力信号Ａの反転信号へが印加され
、ｐチャンネルトランジスタＱ１６のゲートは入力端１
６に接続され、入力信号１６が印加される。FIG. 1 shows an exclusive OR circuit according to an embodiment of the present invention. This exclusive OR circuit is composed of an inverter 10, a transfer gate 12, and a clocked inverter 14. Clocked inverter 14 includes series-connected p-channel transistors Q11 . Q12 and n-channel MOS transistor Q13. Power Q14■D
It is inserted between O and ground Vss. p-channel transistor Q11 and n-channel transistor Q
The gate of 14 is connected to the input terminal 16 and the input signal B is marked. The gate of the n-channel transistor Q13 is connected to the input terminal 16 to which an input signal is applied, and the inverted signal Δ of the input signal A inverted by the inverter 10 is applied to the p-channel transistor Q12. The output terminal 2o, which outputs the output signal f, is connected to a common connection point NIO of the p-channel transistor Q12 and the n'f-sensor transistor Q13. This common connection point N10
A transfer gate 12 is inserted between the input terminal 18 and the input terminal 18 . The transfer gate 12 is composed of an n-channel transistor Q15 and a p-channel transistor Q16, whose sources and drains are commonly connected, and are respectively connected to an input terminal 18 and a common connection point N10. Inverter 1 is connected to the gate of n-channel transistor Q15.
0 is applied to the inverted signal of the input signal A, and the gate of the p-channel transistor Q16 is connected to the input terminal 1.
6 to which an input signal 16 is applied.
次に動作を説明する。説明をわかりやすくするためにま
ず入力信号Ａを制御信号と）で動作を説明する。排他的
論理和回路の関数は前述したように、ｆ＝八・Ｂ＋Ａ−
８であるから、入力信号Ａが「１」のときに信号臼が出
力され、入力信号Ａが「０」のときに信号Ｂが出力され
ればよい。入力信号Ａが「１」のときは、ｎチャンネル
トランジスタＱ１５のゲートにｒＯＪ、ｐチャンネルト
ランジスタＱ１６のゲートに「１」が入力し、トランス
ファゲートのトランジスタＱ１５．Ｑ１６は共にオフす
る。したがって入力信号Ｂはトランスファゲート１２で
ブロックされる。しかしｐチ１シンネルトランジスタＱ
１２のゲートに「０」ｎチャンネルトランジスタＱ１３
のゲートに「１」が入力し、トランジスタＱ１２．Ｑ１
３は共にオンするので、クロックドインバータ１４は動
作状態となり、入力信号Ｂがこのクロックドインバータ
１４で反転される。その結果、出力端からは入力信号
Ｂの反転信号臼が出力される。Next, the operation will be explained. To make the explanation easier to understand, the operation will first be explained using input signal A as a control signal. As mentioned above, the function of the exclusive OR circuit is f=8・B+A−
8, it is sufficient that the signal mill is output when the input signal A is "1", and the signal B is output when the input signal A is "0". When the input signal A is "1", rOJ is input to the gate of the n-channel transistor Q15, "1" is input to the gate of the p-channel transistor Q16, and the transfer gate transistor Q15. Both Q16 are turned off. Input signal B is therefore blocked at transfer gate 12. However, pchi 1 thinner transistor Q
"0" n-channel transistor Q13 on the gate of 12
"1" is input to the gate of transistor Q12. Q1
3 are both turned on, the clocked inverter 14 becomes operational, and the input signal B is inverted by the clocked inverter 14. As a result, an inverted signal of the input signal B is output from the output end.
次に入力信号ＡがｒＯＪのときは、ｎチャンネルトラン
ジスタＱ１５のゲートに「１」、ｐチャンネルトランジ
スタＱ１６のゲートにｒＯＪが入力し、トランスファゲ
ート１２のトランジスタＱ１５．Ｑ１６は共にオンする
。したがって入力信号Ｂはトランスファゲート１２を介
して接続点Ｎ１０に伝達される。これに対しり０ツクド
インバータ１４のｐチｔ？ンネルトランジスタＱ１２の
ゲートに「０」ｎチャンネルトランジスタＱ１３のゲー
トに「１」が入力し、トランジスタＱ１２゜Ｑ１３は共
にオフするので、クロックドインバータ１４は非動作状
態となり、入力信号Ｂがこのクロックドインバータ１４
でブロックされる。その結果、出力端からは入力信号Ｂ
が出力される。Next, when input signal A is rOJ, "1" is input to the gate of n-channel transistor Q15, rOJ is input to the gate of p-channel transistor Q16, and transistor Q15 . Both Q16 are turned on. Therefore, input signal B is transmitted via transfer gate 12 to connection point N10. On the other hand, the pchi t of the inverter 14? Since "0" is input to the gate of n-channel transistor Q12 and "1" is input to the gate of n-channel transistor Q13, both transistors Q12 and Q13 are turned off, so clocked inverter 14 becomes inactive and input signal B is input to this clocked inverter. Inverter 14
will be blocked. As a result, the input signal B from the output terminal
is output.
次に入力信号Ｂを制御信号とみて動作を説明する。排他
的論理和回路の関数は前述のようにｆ−・Ｂ＋Ａ・ で
あるから、入力信号Ｂが「１」のときに信号 が出力さ
れ、入力信号ＢがｒＯＪのときに信号Ａが出力されれば
よい。入力信号Ｂが「１」のときは、ｐチャンネルトラ
ンジスタＱ１１とｎチャンネルトランジスタＱ１４のゲ
ートに「１」が入力し、トランジスタＱ１１はオフし、
トランジスタＱ１４はオンする。このとき入力信号Ａが
「１」であると、トランジスタＱ１５゜Ｑ１６がオフし
、トランジスタＱ１２．Ｑ１３がオンするので、出力信
号ｆは「０」となる。また入力信号ＡがｒＯＪであると
トランジスタＱ１５゜Ｑ１６がオンし、トランジスタＱ
１２．Ｑ１３がオンするので、出力信号ｆは「１」とな
る。したがって信号へが出力されたことになる。入力信
号Ｂが「Ｏ」のときは、ｐチャンネルトランジスタＱ１
１とｎチャンネルトランジスタＱ１４のゲートにｒＯＪ
が入力し、トランジスタＱ１１はオンし、トランジスタ
Ｑ１４はオフする。このとき人力信号△が「１」である
と、トランジスタＱ１５゜Ｑ１６がオフし、トランジス
タＱ１２．Ｑ１３がオンするので、出力信号ｆは「１」
となる。また入力信号Ａが「０」であるとトランジスタ
Ｑ１５゜Ｑ１６がオンし、トランジスタＱ１２．Ｑ１３
がオンするので、出力信号ｆはｒＯＪとなる。したかっ
て信号Ａが出力されたことになる。Next, the operation will be explained by considering input signal B as a control signal. As mentioned above, the function of the exclusive OR circuit is f-・B+A・, so when the input signal B is “1”, the signal is output, and when the input signal B is rOJ, the signal A is output. Bye. When the input signal B is "1", "1" is input to the gates of the p-channel transistor Q11 and the n-channel transistor Q14, and the transistor Q11 is turned off.
Transistor Q14 is turned on. At this time, if input signal A is "1", transistors Q15 and Q16 are turned off, and transistors Q12 and Q16 are turned off. Since Q13 is turned on, the output signal f becomes "0". Furthermore, when input signal A is rOJ, transistors Q15 and Q16 turn on, and transistor Q
12. Since Q13 is turned on, the output signal f becomes "1". Therefore, the signal has been output. When input signal B is "O", p-channel transistor Q1
rOJ to the gate of 1 and n-channel transistor Q14.
is input, transistor Q11 is turned on, and transistor Q14 is turned off. At this time, if the human input signal Δ is "1", transistors Q15 and Q16 are turned off, and transistors Q12 and Q16 are turned off. Since Q13 is turned on, the output signal f is "1"
becomes. Further, when input signal A is "0", transistors Q15 and Q16 are turned on, and transistors Q12 and Q16 are turned on. Q13
is turned on, so the output signal f becomes rOJ. Therefore, signal A is output.
このように本実施例はインバータ１０を含めても８個の
トランジスタで排他的論理和回路の動作をすることがわ
かった。また入力信号の遅延時間は最大インバータ１段
分であるため、高速動作が可能である。In this way, it has been found that the present embodiment operates as an exclusive OR circuit using eight transistors including the inverter 10. Furthermore, since the input signal delay time is at most one stage of inverter, high-speed operation is possible.
オ□□、よ８−９．−一４□。、ａｏｃヵ １□した
論理回路を第２図に示す。ｎ個の排他的論理和回路Ｇ。Oh □□, yo 8-9. -14□. , aoc 1□ is shown in FIG. 2. n exclusive OR circuits G.
−Ｇｎ−１の一方の入力端にそれぞれ人力信号Ａ −
Ａｏ−１が入力され、他方の入力端は共通接続されて入
力信号Ｃが入力されている。排他的論理和回路Ｇ。−Ｇ
ｎ−１の出力端からは信号ｆＯ”””ｎ−１が出力され
る。- Human input signal A - to one input end of Gn-1, respectively.
Ao-1 is input, and the other input terminal is commonly connected and input signal C is input. Exclusive OR circuit G. -G
A signal fO"""n-1 is output from the output terminal of n-1.
この論理回路は加算回路および電子時計用ＬＳＩの液晶
駆動回路で用いられる。加算回路では引き算の場合補数
を発生するが、この論理回路によれば補数を生成できる
。すなわち、入力信号Ｃが「Ｏ」のときは出力ｆ 、・
町、ｆ は入力Ｏｎ−１
信号△ ・・・”ｎ−１となるが、入力信号Ｃが「１」
のときは出力ｆ 、・・・、ｆ は入力信号Ａ。。This logic circuit is used in an adder circuit and a liquid crystal drive circuit of an LSI for an electronic watch. An adder circuit generates a complement in the case of subtraction, but this logic circuit can generate a complement. That is, when the input signal C is "O", the output f, ・
town, f is input On-1 signal △ ..."n-1, but input signal C is "1"
When , the output f ,..., f is the input signal A. .
Ｏｎ−１
・・・、Ａ の反転信号へ 、・・・、△ となり
補ｎ−１Ｏｎ−１
数が生成される。また液晶駆動回路では入力信号Ｃに数
１０ＫＨｚのクロックを供給すれば、出力ｆ 、・・・
、ｆ は入力信号Ａ 、・・・、Ａ とＯｎ−１Ｏ
ｎ−１
その反転信号Ａ 、・・・、Ａｎ−１との間を数１０に
Ｈ２で変化し、液晶を交流駆動できる。On-1 . . . becomes an inverted signal of A, . . . , Δ, and a complementary n-1 On-1 number is generated. In addition, in the liquid crystal drive circuit, if a clock of several tens of kHz is supplied to the input signal C, the output f,...
, f are the input signals A , ..., A and On-1O
n-1 and its inverted signal A, .
この論理回路では、排他的論理和回路Ｇ。〜Ｇｎ−１の
一方の入力信号Ｃが共通であるから、各排他的論理和回
路Ｇ。−Ｇｎ−１にインバータを設けることなく、入力
信号Ｃの反転信号Ｃを別に生成して共通に与えればよい
。このようにすれば各排他的論理和回路Ｇ。−Ｇｎ−１
は第３図に示すように６個のトランジスタ０１１〜Ｑ１
６で構成できる。例えば１６ビツトの加算回路であれば
従来の排他的論理和回路で構成した場合に比べて１６ｘ
（１０−６）＋２＝２２個のトランジスタを節約でき
る。すなわち約４０％のトランジスタを削減できる。In this logic circuit, an exclusive OR circuit G. Since one input signal C of ~Gn-1 is common, each exclusive OR circuit G. -Gn-1 does not need to be provided with an inverter, and the inverted signal C of the input signal C may be separately generated and commonly supplied. In this way, each exclusive OR circuit G. -Gn-1
are six transistors 011 to Q1 as shown in FIG.
It can be composed of 6. For example, a 16-bit adder circuit has 16x more power than a conventional exclusive OR circuit.
(10-6)+2=22 transistors can be saved. In other words, the number of transistors can be reduced by about 40%.
以上の通り本発明によれば少ない素子数でかつ遅延時間
の少ない排他的論理和回路を実現できる。As described above, according to the present invention, an exclusive OR circuit with a small number of elements and a short delay time can be realized.
特に排他的論理和回路を多数用いる論理回路に本発明を
適用すると効果的である。It is particularly effective to apply the present invention to logic circuits that use a large number of exclusive OR circuits.
第１図は本発明の一実施例による排他的論理和回路の回
路図、第２図、第３図は同排他的論理和回路を用いた論
理１回路の具体例を示す回路図、第４図（ａ）、（ｂ）
は排他的論理和回路の真理値表および論理記号を示す図
、第５図（ａ）、（ｂ）は従来の排他的論理和回路を示
す回路図である。
１０・・・インバータ、１２・・・トランスファゲート
、１４・・・クロックドインバータ、１０．１８・・・
入力端、２０・・・出力端。
出願人代理人 佐 藤 −離
乳 １ 図 島３ 図
ら２ 図FIG. 1 is a circuit diagram of an exclusive OR circuit according to an embodiment of the present invention, FIGS. 2 and 3 are circuit diagrams showing a specific example of a logic 1 circuit using the exclusive OR circuit, and FIG. Figures (a), (b)
5 is a diagram showing a truth table and logic symbols of an exclusive OR circuit, and FIGS. 5(a) and 5(b) are circuit diagrams showing a conventional exclusive OR circuit. 10... Inverter, 12... Transfer gate, 14... Clocked inverter, 10.18...
Input end, 20...output end. Applicant's Representative Sato - Weaning 1 Figure Shima 3 Figure 2
Claims (1)
制御され、前記開状態のときに第２の入力信号を伝達し
て出力端から出力するトランスファゲートと、 前記第１の入力信号により、前記トランスファゲートが
開状態のときは非動作状態となり、前記トランスファゲ
ートが閉状態のときは動作状態となるように制御され、
前記動作状態のときに前記第２の入力信号を反転して前
記出力端から出力するクロックドインバータと を備えたことを特徴とする排他的論理和回路。[Scope of Claims] A transfer gate controlled to be in an open state or a closed state by a first input signal, and transmitting a second input signal and outputting it from an output terminal when in the open state; 1 input signal, the transfer gate is controlled to be in a non-operating state when it is in an open state, and to be in an operating state when the transfer gate is in a closed state,
and a clocked inverter that inverts the second input signal and outputs it from the output terminal when in the operating state.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15341185A JPS6214523A (en) | 1985-07-12 | 1985-07-12 | Exclusive or circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15341185A JPS6214523A (en) | 1985-07-12 | 1985-07-12 | Exclusive or circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6214523A true JPS6214523A (en) | 1987-01-23 |
Family
ID=15561901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15341185A Pending JPS6214523A (en) | 1985-07-12 | 1985-07-12 | Exclusive or circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6214523A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023144A (en) * | 1988-06-15 | 1990-01-08 | Nec Ic Microcomput Syst Ltd | Semiconductor memory device |
| JP2005354438A (en) * | 2004-06-11 | 2005-12-22 | Matsushita Electric Ind Co Ltd | Timing changer |
| JP2007013349A (en) * | 2005-06-29 | 2007-01-18 | Renesas Technology Corp | Semiconductor integrated circuit device |
| JP2012151662A (en) * | 2011-01-19 | 2012-08-09 | Tokyo Metropolitan Univ | Ring oscillator |
-
1985
- 1985-07-12 JP JP15341185A patent/JPS6214523A/en active Pending
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