JPS62135218A

JPS62135218A - デジタル保護制御装置

Info

Publication number: JPS62135218A
Application number: JP60274705A
Authority: JP
Inventors: 藤井　久一
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-12-06
Filing date: 1985-12-06
Publication date: 1987-06-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、デジタル保獲制剃装置、特に多数の整定すべ
き要素を有する装置で整定部を小形にし、整定の操作性
を向上させたデジタル保護制御装はに関するものである
。

〔発明の技術的背景〕一般に、故障点標定装置を含むデジタル保護制御装置は
、通常１台のハードウェア構成にて、数十〜数百の従来
形要素に相当する判定機能を有することができる。そし
て装置の小形化上進めるため、整定部を小形化する方式
が種々提案されて因る。

第８図は従来のデジタル保眼制御装置のブロック構成図
であり、特願５８−８５０５９号にて提案されたもので
ある。

第８図において、図示しない電力系統からの複数電気量
（τｔ’）は、先ず、主に基本波成分全取出すためのフ
ィルター回路（ＦＩＬ　）　１に入力される。このフィ
ルター回路（ＦＩＬ　）　１の出力は全入力を同時サン
プ、リングするためにサンプルホールド回路（Ｓ／）（
）　２に入力され、このサンプルホールド回路（Ｓ／１
（）　２の出力はマルチプレクサ回路（ＭＰＸ　）　３
に入力されて、１：Ｍ次、シリアルにアナログ・デジタ
ル変換回路（Ａ／Ｄ　）　４に出力されてアナログ・デ
ジタル変換される。

ここでアナログ・デジタル変換されたリレー人力はダイ
レクトメモリアクセス制御回路（ＤＭＡ）　５により、
演算処理装置ｉ１　（ＣＰＵ　）　６内のデータメモＵ
　（ＭＥＭＯ）に送られる。この演算処理装置（ＣＰＵ
）６は、前記ダイレクトメモリアクセス制御回路（ＤＭ
Ａ）５から送シ込まれるデジタル値の電圧、電流情報と
、整定部ユから・々ス１５を介して読込んだ整定（＋！
に用いてリレー動作判定を行ない、リレー動作と判定し
た場合にリレー出力８を導出する。

ここで整定部７Ａは記憶部ｉ２を整定操作部１３、書込
みスイッチ１４．エンコーダ回路（ｃｏｃｋｌｌＡ、選
択子設置　０　Ａから構成されている。

選択手段１０Ａは、多数の整定すべきリレー要素の中が
ら唯一つを選択する手段であって、その選択の結果得ら
れる信号５ＩＯＡは、エンコーダ回ＪＩＩＡによって選
択されたリレー要素に対応する純２．ａ数の符号Ｓｌｌ
に変換される。この符号Ｓｌｌは、整定操作部１３から
入力される整定値データ３１３用のアドレス信号として
記憶部１２へ入力すると同時に、要素名表示装置２０へ
も入力する。要素名表示装置２０は入力された純２進符
号Ｓｌｌに対応するリレー要素名を、数字。

文字、記号等をすｌ数桁用いて表示する。

ところで、要素名表示装装置２０は第９図に示す構成を
有している。即ち、入力信号８１１は、リレー要素の名
称の文字符号列を記憶し℃いる読出専用メ％　！Ｊ　（
ＲＯＭ　）と、その制御回路からなる名称記憶部２５Ａ
に入力され、入力信号８１１に対応する名称の文字符号
列信号２６Ａが出力される。

この文字符号列信号２６Ａは文字パターン発生回路２７
Ａに入力され、文字ノ４ターン２８Ａに変換され、ＬＥ
Ｄ等で構成される文字表示器２９Ａによりてリレー要素
の名称の文字列が表示される。

更に、上記した選択手段１０Ａは、第１０図に示すよう
に、各リレー要素ＲＹＩ−ＲＹ２２に対応する接点Ｔ１
〜Ｔ２２と、Ｏｖに接続された共通端子ＴＯとからなる
ロータリースイッチ等で構成されており、前記各接点Ｔ
１〜Ｔ２２からの信号線によって信号ＳＴＩ〜ＢＴ２２
が送出される。

したがって整定対象のリレー要素が選択されると、共通
端子Ｔｏと選択された接点とが接続されて、その出力信
号が「０」となり、また他の出力信号が「１」として出
力され、これらの信号ＳＴＩ〜５Ｔ２２が全体として、
選択手段１０Ａの出力５ＩＯＡとなる。

第１０図において、選択手段１０Ａによってリレー要素
ＲＹＩが選択されたとき、接点ＴＩが共通端子ＴＯと接
続され、その結果信号ＳＴＩが「０」、その他の信号Ｓ
Ｔ２〜５Ｔ２２が「１」となる。

これらの信号５１０Ａｄ第８図においてエンコーダ回路
１１Ａに入力され、（ｏｏｏｏｏ）なる純２進符号８１
１に変換される。同様に、選択手段１０Ａによってリレ
ー要素ＲＹ２〜ＲＹ２２が選択された場合には、第１１
図の純２進符号欄に示すように、（ｏｏｏｏつ）〜（１
０１０１）なる純２巡符号Ｓｌｌに変換される。これら
の純２進符号Ｓｌｌは記憶部１２に入力され、整定値を
整定操作部１３から記憶部１２へ書込む際のアドレス信
号として用いると共に、要素名表示装置２０へも入力さ
れる。要素名表示装置２０では、純２進符号Ｓｌｌ’に
入力として名称記憶部２５Ａに与え、第１１図の名称欄
に示す文字列に相当する文字符号列２６八？得る。この
文字符号列２６Ａを文字・ぐターン発生回路２７Ａに入
力し、文字・ぐターン２８Ａに変換し、これを文字表示
器２９Ａへ入力することによシ、選択されたリレー要素
の名称が表示される。

〔背景技術の問題点〕

上記構成全有する従来装置にあっては、整定要素数が増
大した場合には、「接点数を増やしたり、複数のロータ
リースイッチ全周いて、これらの徂合せをつくったシ、
即ち、接点数ｍと接点数ｎとの２つのロータリースイッ
チを用いることによりｍＸｎ通りの選択が可能」として
いる。しかしスイッチの接点数を増やすことには制約が
あり、又、２個以上のロータリースイッチを設けること
は、整定部の面積が増大して整定部の小形化の妨げとな
るばかシか、マイクロコンビーータ応用技術等によって
もたらされるデジタル保Ｑ制御装置全体の小形化を損な
うことになる。

〔発明の目的〕

本発明は上記問題点を解決するためになされたものであ
り、整定すべき要素が極めて多数の場合でも整定部を小
形化し、かつ整定の操作性を向上させたデジタル保護制
御装置を提供することを目的として層る。

〔発明の概要〕

本発明では、整定要素の選択に際して整定値入力用のス
イッチを共用とし、整定要素と数値（コード）とに対応
付けをすると共に、要素設定スイッチを用いて、前記整
定要素に対応する数値と、整定要素の整定値との間を区
切って、記憶部に書込むようにしたものである。

〔発明の実施例〕

以下図面を参照して実施例を説明する。第１図は本発明
によるデジタル保護制＠装置の一実施例のブロック構成
図である。第１図において第８図と同一部分については
同一符号を付して説明を省略する。

第１図において、電力系統からの複数の１気量（υｐ’
）がアナログ・デジタル変換されるまでは前記した第８
図の場合と同様である。ここでアナログ・デジタル変換
されたリレー人力は、ダイレクトメモリアクセス制御回
路（ＤＭＡ　）　５により、第１の、演算処理装置（Ｃ
ＰＵ　）　６内のデータメモリ（ＭＥＭＯ）に送られる
。この第１の演算処理装置（ＣＰＵ　）　６は、前記ダ
イレクトメモリアクセス制御回路（ＤＭＡ　）　５から
送シ込まれるデジタル値の電圧、電流情報と、整定部３
０からパス１５を介して読み込んだ整定値とを用いてリ
レー動作判定を行ない、リレー幼作と判定した場合に、
リレー出力８を導出する。

整定部３０は要素設定スイッチ３１．書込スイッチ１４
ｅテンキースイツチ３２．記憶部１２゜要素表示器３４
．整定位表示器３５及び第２の演算処理装置（ＣＰＵ　
）　３３から構成されている。

ここで要素設定スイッチ３１は要素設定信号８３１を、
書込スイッチ１４は書込信号８１４を夫々第２のＣＰＵ
　３４へ出力する。又、テンキースイッチ３２は、「０
」から「９」までの数値の夫夫に対応する１０個のスイ
ッチ群でちシ、各スイッチの片端子はＯｖ又は５ｖに共
通に接続されてお）、第２の演算処理装置（ＣＰＵ　）
　３３に対してテンキー出力信号８３２に出力する。

一方、記憶部１２は第２のＣＰＵ　３３よル整定要素に
対応する純２進数のアドレス信号Ｓ１２を入力し、整定
値データ信号８３６を、第２のＣＰＵ３３から入力する
と共に、第２のＣＰＵ　３３へも出力する。又、表示要
素３４は第２のＣＰＵ　３３から要素表示出力Ｓ３４を
入力、シ、数字９文字、記号等を表示する。整定器表示
器３５は第２のＣＰＵ　３３から整定値表示出力信号Ｓ
３５を入力し、数字を表示する。

なお、要素表示器３４及び整定値表示器３５は、発光ダ
イオード、液晶、プラズマ及び螢光表示管等いかなるも
のを用いてもよい。

第３図は整定部を正面から見た配置例図である。

第２図は第２のＣＰＵ　３３の処理内容を示すフローチ
ャートであり、以下第１図に示す構成と合せて説明する
。ステップ４０はテンキー出力８３２を読み出す処理で
あシ、テンキースイッチ３２が有する「０」〜「９」の
各スイッチの出力を読み出し、各スイッチが押されたと
き論理「０」（又は論理ｒｌＪ　）、押されないとき論
理「ｌ」（又は論理「０」）として入力される。ステッ
プ４１は前記ステップ４０で読み出した論理「０」（又
は論理「１」）の数字を、要素表示出力８３４として要
素表示器３４へ出力する処理である。ステップ４２は要
素設定出力Ｓ３１を読み出す処理であシ、前記要素設定
出力８３１は整定要素に対応する数値と整定値との区切
りｉ有している。ステップ４３は前記ステップ４０で読
み出した数値（複数桁）を対応する整定要素名（数字２
文字。

記号等）に変換し、要素表示出力８３４として要素表示
器３４に出力する処理である。なお、数値（コード）と
整定要素名（数字１文字、記号等〕との変換表は、第２
のＣＰＵ　３３の内部メモリ（ＭＥＭＯ）に定数として
記憶されている。

ステップ４４は前記ステップ４０で読み出した数値（複
数桁）を、対応する整定要素のアドレス８１２（純２進
数）に変換し、前記記憶部１２に出力する処理である。

なお、数値（コード）と整定要素のアドレス（純２進数
）との変換表は前記と同様に第２のＣＰＵ　３３の内部
メモリ（ＭＩＥＭＯ）に定数として記憶されている。ス
テップ４５は記憶部１２から前記整定要素のアドレスＳ
１２に対応して記憶されている整定値データ５３６（純
２進数）全読み出す処理である。ステップ４６はステッ
プ４５で読み出した整定値データ８３６を数字（ＢＣＤ
　）に変換し、整定値表示器３５に対して整定値出力８
３５として出力する処理である。ステップ４７はテンキ
ースイッチ出力８３２１に読み出す処理であり、このス
テップは整定値の入力に用いられる。ステップ４８はス
テップ４７で読み出した論理「Ｏ」（又は論理「ｌ」）
の数字を、整定値表示出力８３５として出力する処理で
ある。

ステップ４９は書込出力８１４を読み出す処理である。

ステップ５０はステップ４４と同様、記憶部１２に整定
要素のアドレス８１２ｆｔ出力し、かつ前記＠１０ＣＰ
Ｕ　６の内部メモリに、同じ整定要素のアドレスＳ１２
’！ｉ出力する処理である。ステップ５１はステラｆ４
７で読み出した数字（複数桁）を純２進数に変換し、整
定値データＳ３６として、記憶部１２と第１のＣＰＵ　
６へ出力する処理である。

次に作用説明をする。−例として９回線分のリレー要素
（４４ＳＸ１　？４４ＳＸ２．４４５Ｍ。

４４ＳＲ，６７Ｇ、５１８，６４，２７）ｔ−整定要素
として備えたデジタル保護制御装置について説明する。

第４図は整定要素と数値コードとの対応図であシ、各リ
レー要素、数値（コード〕、純２進数の各対応状態が示
されている。

そしてこの場合、回線ｘｔリレー要；ｉ４４　ＳＭを選
択し、整定値として５０Ωを整定する場合について説明
する。

第４図から明らかなように、第１回腸４４５Ｍ要素の数
値（コード〕は「１３」である。したがって選択入力と
しては、先ず第１図のテンキースイッチ３２を用いて、
数値「１」と「３」とを項に入力する。この数値は第２
０ＣＰＵ　３３によって読み出され（ステップ４０）、
この数イ直「１３」が要素表示器３４に表示される（ス
テップ４１）。

次に要素のコードと整定値とを区切るために要素設定ス
イッチを押す。この要素設定スイッチ３１の出力は第２
のＣＰＵ　３３によって読み出され（ステップ４２）、
第４図の対応図に従がい、整定要素名として１１４４　
ＳＭＪが要素表示器３４に表示される（ステップ４３）
。又、整定要素のアドレスとしてｌ’−０００１００１
１Ｊが記憶部１２に出力される（ステップ４４）。記憶
部１２では入力された前記整定要素のアドレスにしたが
い、該当アドレスの整定値が既に４０Ωとして記憶され
ているとすると、この記憶された４０Ωに対応する純２
進数「００１０１０００４を読み出す（ステラｆ４５）
。これを受けた第２のＣＰＵ　３３では、内部メモリの
定数によシ、読み出された■０ＩＯ１００ＯＪを４０に
変換し、整定値表示器３５に対して「４０」なる数百を
表示する。

次に今回整定すべき数値である５０Ωを入力するために
、テンキースイッチ３２ｔ−用いて「５」。

「０」を順に入力する−この値は第２のＣＰＵ　３３に
よって読み出され（ステップ４７）、整定イ１へ表示器
３５に「５０」として表示される。そして書込スイッチ
１４を押す。この書込スイッチ１４の出力は、第２のＣ
ＰＵ　３３によって読み出され（ステラｆ４９　）、整
定要素のアドレスとして前記「０００１０００１Ｊが記
憶部１２に出力されると共に、第１のＣＰＵ　６の内部
メモリ（ＭＥＭＯ）に出力される（ステップ５０）。次
いで整定値「５ｏ」が第２のＣＰＵ　３３の内部メモリ
の定数によって「００１１００１０Ｊに変換され、記憶
部１２に書込まれると共に、パス１５を介して第１のＣ
ＰＵ６の内部メモリ（ＭＥＭＯ）に出力される。

以上の動作によシ各整定要素に対応する記憶部の該当ア
ドレスに対して、整定値が書込まれることになる。

上記実施例によれば、整定要素の数値（コード）と整定
値との入力を区別する要素設定スイッチとテンキースイ
ッチとを用い、整定要素コードと整定値とを同一のスイ
ッチで入力し得るようにしたので、整定すべき要素が極
めて多数の場合であっても、整定部を小形化できる。

〔他の実施例〕

■　デジタル形故障点標定装置の場合、系統の電圧、電
流から故障点までの距離を算出するのに、送電線路イン
ピーダンスの相による非対称性の影櫨ヲ除去するため、
金相の線路定数（自己・相互インピーダンス）を整定す
る必要がある（昭和５５年′１気学会全国大会講演集９
９６）。

ここで相互インピーダンスは２つの相を指定して定まる
量であるが、この量に単純な連番付けをした場合、例え
ば自回線Ａ相と自回線Ｂ相の相互インピーダンス＝　「２
」／ＩＮ　　　＃Ｃ相　　　　＃　　　　：ｒ３Ｊ〃　
Ｉ　と隣回緑Ｃ相　　　　　＃　　　　　　：ｒ６ＪＩ
　Ｂ相と自回線Ａ相　　　　　１　　　　　：ｒ７Ｊと
した場合、相互インピーダンスと連番との関係が複雑で
あり、整定の際表を用いて操作することが必要となる場
合があり、操作性の向上が課題となる。

第５図は本発明の他の実施例として前述のデジタル形故
障点標定装置に適用した場合を説明するための、整定要
素と数値コードとの対応図であシ、各要素、数値コード
、純２進数の各対応状態が示されている。

この対応図から理解できるように、例えば回゛泉「１」
、自回線の相「Ａ」、隣回綜の相「ｂ」。

成分子ＲＪ　’に選択する場合、数値（コード）として
、ｌ’−ｉ　１５１Ｊ　ｋテンキースイッチ３２に入力
し、要素設定スイッチ３１全押す。このとき要素表示器
３４には、［１ＡｂＲＪが表示される。また整定要素の
アドレスとしては、対応図に示されるように、ｌ’−０
０１００１１０１０１Ｊなる紳２進数が記憶部１２へ入
力される。なお、第５Ｍに示す対応図を前記第２のＣＰ
Ｕ　３３の内部メモリ（ＭＥＭＯ）に定数として記憶し
ておくことは前記実施例の場合と同様である。

以上のようにデジタル形故障点標定装置の相互インピー
ダンスの歪定の場合には、相と整定要素の数値（コード
）−との間にわかシ易い対応付けが可能なので、整定の
操作性を著しく向上させることができる。

■　これまでの説明では、各整定要素に対して整定の数
値（コード〕を対応させ、整定要素の数値（コード）を
テンキースイッチによって入力することにより、整定要
素を選択する方法を説明した。しかし整定要素に第４図
のような番号付けをしておき、要素順序のアップ／ダウ
ンで整定要素の選択音することも可能である。

第６図は本発明の更に他の実施例であシ、要素アップ／
ダウンスイッチを用いたブロック構成図である。第１図
と同一部分については同一符号を付して説明を省略する
。第６図において、要素アップスイッチ６１．要素ダウ
ンスイッチ６２は夫夫要素アッグ出力Ｓ６１．要素ダウ
ン出力８６２を第２のＣＰＵ　３３に入力するスイッチ
である。。

第７図は第６図に示す実施例の第２のＣＰＵ　３３の処
理内容を示すフローチャートである。第７図において、
ステラ７＃７０は整定要素のアドレス８１２の記憶値を
第２のＣＰＵ　３３の内部メモリ（ＭＥＭＯ）から読み
出す処理である。なお初期時は最若番のアドレスと定め
ておく。又、必らずしも最若番のアドレスである必要は
なく、予め定めたアドレスであってもよい。

ステップ７１はステップ７０で読み出した整定要素のア
ドレス５１２（純２進数）を、対応する要素名（数字２
文字、記号等）に変換し、これを要素表示出力Ｓ３６と
して要素表示器３４に出力する処理である。なお前記実
施例同様に、整定要素のアドレス（純２進数）と歪定要
素名（数字。

文字、記号等）の変換表は、第２のＣＰＵ　３３の内部
メモ！Ｊ　（ＭＥＭＯ）に定数として記憶されている。

ステラ７６７２は要素アドレスＳ１２’ｉ第２のＣＰＵ
３３の内部メモリ（ＭＥＭＯ）に肥憶し、かつ記憶部１
２に出力する処理である。ステップ４５及びステップ４
６は第２図の内容と同じである。なお、ステップ７１か
らステラｆ４６までを一括してステップ７３と称す。

ステップ７４は要素アップスイッチ６１の出力Ｓ６１を
読み出し、要素アップ出力８６１が論理「０」（又は論
理「１」）のとき（ＯＮの時）ステップ７５へ進む。論
理「ｌ」（又は論理「０」）のとき（ＯＦＦの時）ステ
ップ７６へ進む。ステップ７５は整定要素のアドレス８
１２ｇ増加させる処理であシ、アドレスが連番のときは
プラス１の処理全し、該当アドレスのないアドレスにつ
いてはスキップさせる処理金する。又、最老アドレスの
次は遺著アドレスヘスキップさせる処理をする。

ステップ７６は要素ダウンスイッチの出力３６２を読み
出し、要素ダウン出力８６２が論理「０」（又は論理「
ｌ」）のとき（ＯＮの時）ステップ７７へ進む。論理「
１」（又は論理「Ｏ」）のとき（ＯＦＦの時）ステップ
４７へ進む。ステップ７７は整定要素のアドレスＳ１２
を減少させる処理であり、アドレスが連番のときはマイ
ナス１の処理金し、該当要素のないアドレスはスキップ
させる処理をする。又、最若アドレスの次は最老アドレ
スへスキップさせる処理をする。以下ステップ４７から
ステップ５１け第２図と同様の内容である。

次に第６図、第７図及び第４図を用いて本実施例の一連
の作用を説明する。

先ず初期状態では第４図よシ整定要素のアドレスとして
、最若番の「０ＯＯ１００ＯＩＪが記憶されているとす
る。

今、回線１のリレー要素６７Ｇ１即ち、「１６７Ｇｊを
選択する場合について説明する。この場合先ず第６図に
示す第２のＣＰＵ　３３におる内部メモリから、整定要
素のアドレスの記憶値、ｒＯＯＯｌｏｏｏｌ」が読み出
される（ステップ７０）。そして第２のＣＰＵ　３３の
内部メモリに記憶されている第４図の対応表に従い、「
０ＯＯ１０００１」がｌ’−１４４ｓＸＩＪに変換され
、この［１４４ｓＸ１ｊが要素表示器３４に表示される
（ステラ７’７１）。

次に整定要素のアドレスｌ’−０００１０００１Ｊが第
２のＣＰＵの内部メモリに記憶されて、記１は部１２に
出力される（ステラｆ７２）。そして記憶部１２から該
当アドレスの整定値（例えば「０００００１０１Ｊ）が
読み出され（ステップ４５）、第２のＣＰＵ　３３の内
部メモリの定数により「５」に変換され、整定値表示器
３５に「５」が表示される。

ここで整定要素「１６７ＧＪｋ選択するために要素アッ
プスイッチ６１を押す。この要素アップスイッチ６１の
出力は、第２のＣＰＵ　３３に読み出され（ステップ７
４）、整定要素のアドレス「０００１０００１」がグ５
スｌされて１００Ｏ１００ＩＯＪとなシ（ステラ７’７
５　）、第４図に示すようにｒｘ　４４８Ｘ２Ｊが要素
表示器３４に表示され、また該当要素の整定値が整定値
表示器３５に表示される。以下要素表示器３４に選択す
べきｌ”１６７ＧＪが表示されるまで、要素アップスイ
ッチ６１を押す。また選択すべき「１６７Ｇ」が表示さ
れたとき、テンキースイッチ３２よシ、例えば整定値「
２」を入力すると、ステップ４７ないしステップ５１に
より、整定値表示器３５に入力された「２」が表示され
、記憶部１２及び第１のＣＰＵ　６の内部メモリに、こ
の整定値が出力される。

次にこの状態で「１４４８Ｘ２Ｊ要素金選択する。１は
、要素ダウンスイッチ６２を押す。

この要素ダウンスイッチ６２の出力は＠２のＣＰＵ　３
３によシ読み出され（ステップ７６）、今まで選択され
ていた整定要素「１６７Ｇ」のアドレス「０００１０１
０１」がｉイナス１されて１１”０００１０１００Ｊと
なり（ステップ７７）、第４図に示すようにｌ’−１４
４８ＲＪが最初に表示される。以下要素表示器３４に選
択すべき「１４４ＳＸ２Ｊが表示されるまで、要素ダウ
ンスイッチ６２ｔ−押す。なお整定値の入力及び表示に
ついては既に説明した通シである。

また要素表示器３４にｒ１２７Ｊが表示されている状態
で、要素アップスイッチ６１を押すと、次なる７１位に
ある［２４４　ＳＸ　ＩＪが表示され、また要素表示器
３４に「９２７」が表示されている状態で要素アップス
イッチ６１を押すと、最初の表示順位に戻ってｒ１４４
ｓｘｌＪが表示される（ステップ７５）。

更に、「２４４ＳＸ１」が表示されている状態で要素ダ
ウンスイッチ６２を押すと、その前の順位にある「１２
７Ｊが表示され、「１４４ＳＸＩＪが表示されている状
態で要素ダウンスイッチ６２を押すと、最後の順位にあ
る「９２７」が表示される。

■上記した第６図に示す実施例では、要素アップスイッ
チと要素ダウンスイッチとを備えた場合で説明したが、
どちらか一方のみ備えるようにしてもよく、更に要素設
定スイッチ３１　を要素アップスイッチ６１及び要素ダ
ウンスイッチ６２を全て備えるようにしてもよいことは
明らかである。

〔発明の効果〕

以上説明した如く、本発明によれば整定要素の選択に際
して整定値入力用のスイッチを共用することによシ、整
定要素と数値（コード）とに対応付けして入力すると共
に、整定要素の順序の歩進を可能にし、かつ整定要素名
を表示する構成としたので、故障点標定装置のように数
十〜数百に及ぶ極めて多数の整定要素をもつ場合であっ
ても整定部を小形化し、かつ整定操作性全向上させ九デ
ジタル保ｄ制御装置を提供できる。

【図面の簡単な説明】

第１図は本発明によるデジタル保護制御装置の一実施例
のブロック構成図、第２図は動作説明のフローチャート
、第３図は整定部の正面図、第４図は整定要素と数値コ
ードとの対応図、第５図は本発明の他の実施例の整定要
素と数値コードとの対応図、第６図は本発明による更に
他の実施例のブロック構成図、第７図は第６図の実施列
の動作説明のフローチャート、第８図は従来のデジタル
保護継電装置のブロック構成例図、第９図は要素名表示
装置の構成例図、第１０図は選択手段の構成例図、第１
１図は従来のデジタル保護制御装置に使用されるリレー
要素名と数置コードとの対応図である。１・・・フィルタ２・・・サンプルホールド回路３・・・マルチプレクサ回路４・・・アナログ・デジタル変換回路５・・・ダイレクトメモリアクセス１ｔｉｌｌ　御回路
６・・・第１の演算処理装置７Ａ＊３０・・・整定部　　１０Ａ・・・整択手段１１
Ａ・・・エンコーダ回路１２・・・記憶部１３・・・整
定操作部　　　１４・・・書込スイッチ３１・・・要素
設定スイッチ３２・・・テンキースイッチ３３・・・第
２の演算処理装置・３４・・・要素表示器　　　３５・・・整定値表示器
６１・・・要素アクグスイッチ６２・・・要素ダウンスイッチ

Claims

【特許請求の範囲】

（１）複数の整定要素の夫々に対応する数値と各整定要
素の整定値とを入力するテンキースイッチと、前記整定
要素に対応する数値と整定要素の整定値との入力を区切
るための要素設定スイッチと、各整定要素の選択に応じ
て対応する整定値を記憶する記憶部と、前記記憶部に対
して整定値を書込むための書込スイッチと、選択された
整定要素の要素名及び要素名に対応する数値を表示する
要素表示器及び整定値表示器と、演算処理装置とを備え
、前記演算処理装置は、テンキースイッチを介して整定
要素に対応する数値を入力した際、該数値を前記要素表
示器に出力する手段と、前記数値から整定要素名及び記
憶部の該当アドレスを生成する手段と、前記要素設定ス
イッチの出力を入力した際、前記要素表示器に整定要素
名を出力すると共に、前記記憶部の該当アドレスに記憶
されている整定値を読出す手段と、前記テンキースイッ
チからの整定値を入力した際、該整定値を前記整定値表
示器に出力する手段と、前記書込スイッチの出力を入力
した際、前記記憶部の該当アドレスに整定値を書込む手
段とを夫々有することを特許とするデジタル保護制御装
置。
（２）複数の整定要素の夫々に対応する数値と各整定要
素の整定値とを入力するテンキースイッチと、各整定要
素の選択に応じて対応する整定値を記憶する記憶部と、
前記記憶部に対して整定値を書込むための書込スイッチ
と、選択された整定要素の要素名及び要素名に対応する
数値を表示する要素表示器及び整定値表示器と、前記各
整定要素に対応する数値又は記憶部の該当アドレスを歩
進するための要素アップスイッチ及び要素ダウンスイッ
チと、演算処理装置とを備え、前記演算処理装置は、整
定要素に対応する数値及び前記数値に対応するアドレス
を記憶する手段と、前記要素アップスイッチの出力を入
力した際、前記数値又は該当アドレスを増加させる手段
と、前記要素ダウンスイッチの出力を入力した際、前記
数値又は該当アドレスを減少させる手段と、前記数値又
は該当アドレスから整定要素名を生成する手段と、前記
整定要素名を前記要素表示器に出力し、前記該当アドレ
スに記憶されている整定値を読出す手段と、前記テンキ
ースイッチからの整定値を入力した際、該整定値を前記
整定値表示器に出力する手段と、前記書込スイッチの出
力を入力した際、前記記憶部の該当アドレスに整定値を
書込む手段とを夫々有することを特徴とするデジタル保
護制御装置。