JPS62134753A - Multi-processor system - Google Patents
Multi-processor systemInfo
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- JPS62134753A JPS62134753A JP27472085A JP27472085A JPS62134753A JP S62134753 A JPS62134753 A JP S62134753A JP 27472085 A JP27472085 A JP 27472085A JP 27472085 A JP27472085 A JP 27472085A JP S62134753 A JPS62134753 A JP S62134753A
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- JP
- Japan
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- processor
- bus
- signal
- exclusive
- priority
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Abstract
Description
【発明の詳細な説明】
〔概要〕
マルチプロセッサシステムであって、情報転送を行なう
バスに共通に接続された複数のプロセ・ノサでのバス専
有権優先回路を同一構成とし且つ予め当該優先回路の制
御入力端子が所定の信号状態となるようにセットし、パ
ス専有権がマルチプロセッサ毎に所望の制御信号にて定
まるように制御入力端子に信号供給することにより、プ
ロセッサ毎のバス専有権優先回路を同一回路構成から容
易に且つ任意可変に得ることが可能となる。[Detailed Description of the Invention] [Summary] A multiprocessor system in which bus exclusive priority circuits in a plurality of processors commonly connected to a bus for information transfer have the same configuration, and the priority circuits are configured in advance. By setting the control input terminal to a predetermined signal state and supplying a signal to the control input terminal so that the path exclusiveness is determined by the desired control signal for each multiprocessor, a bus exclusive right priority circuit for each processor is created. can be easily and arbitrarily variable from the same circuit configuration.
本発明は、マルチプロセッサシステムに関し、特に、共
通バスを利用して情報転送を行なうように複数のプロセ
ッサが接続され、それらの間でのバス専有権の決定を同
一回路構成の決定回路で行ない得るように１が成したマ
ルチプロセッサシステムに関するものである。The present invention relates to a multiprocessor system, and in particular, a plurality of processors are connected so as to transfer information using a common bus, and a determination circuit having the same circuit configuration can determine bus exclusive rights among them. The present invention relates to a multiprocessor system constructed by 1.
（従来の技術）
このようなマルチプロセッサシステムとして考えられる
ものとして、第３図に示すような構成のものがあった。(Prior Art) A possible multiprocessor system of this type has a configuration as shown in FIG.
つまり、共通の情報転送バス３１１には複数のプロセッ
サ３１３が接続されている。That is, a plurality of processors 313 are connected to a common information transfer bus 311.
これらのプロセッサ３１３は、このバス３１１を共通に
使用して情報転送を行なうものである。情報転送を行な
う際には、あるプロセッサ３１３はバス３１１を専有す
る必要がある。そのバス専有権はプロセッサ毎によって
異なり、優先度（プライオリティ）が付いている。いま
、プロセッサ３１３ｎ−＋、３１３ｏ、３１３ｎや、に
は、（ｎ −１）、 （ｎ）、 （ｎ＋１）として
表される優先度が付いているものとする。但し、（ｎ−
１）＞ｎ＞（ｎ＋１）の関係が成立する優先度である。These processors 313 commonly use this bus 311 to transfer information. When transferring information, a certain processor 313 needs to exclusively use the bus 311. The exclusive right to the bus differs from processor to processor, and is assigned a priority. It is now assumed that the processors 313n-+, 313o, 313n, etc. have priorities expressed as (n-1), (n), and (n+1). However, (n-
1) This is a priority that satisfies the relationship of >n>(n+1).
複数のプロセッサ３１３４，３１３□、・・・。A plurality of processors 3134, 313□, . . .
３１３、 、 ・・・でのバス専有権を制御する信号
は、他の共通バス３１７によって供給されるようになっ
ている。ここで、信号ＲＥＱ （ｎ）は、対応するプロ
セ・ノサ３１３にバス専有権を与える制御信号であって
、論理“０”のときにその信号■ＥＱ （ｎ）に対応す
るプロセッサ（３１３ｎ）がバス３１１を専有する。ま
た、信号ＲＥＱＥＮは、本システム全体としてバス３１
１の専有を可とすることを制御する信号である。論理“
０”のとき、専有可となり、論理“１”で不可となるも
のである。更に、信号ＲＥＱＯＫは、各プロセッサ３１
３内のバス３１１の専有を可とするか否かを制御する専
有権優先回路３１９の出力信号である。論理“１”のと
きに専有可であり、論理“０”で不可となる。313, . . . are supplied by another common bus 317. Here, the signal REQ (n) is a control signal that gives bus exclusive right to the corresponding processor 313, and when the signal is logic "0", the processor (313n) corresponding to the signal EQ (n) Bus 311 is exclusively occupied. In addition, the signal REQEN is applied to the bus 31 as a whole in this system.
This is a signal that controls whether or not one is allowed to be exclusively used. logic"
When the signal is "0", exclusive use is enabled, and when the logic is "1", it is disabled.Furthermore, the signal REQOK is
This is an output signal of an exclusive right priority circuit 319 that controls whether to allow exclusive use of the bus 311 within the bus 3. When the logic is "1", exclusive use is allowed, and when the logic is "0", it is not possible.
信号ＲＥＱ （１）乃至信号ＲＥＱ （ｎ）及びＲＥＱ
ＥＮに応じて、各プロセッサ３１３ｎに対するバス専有
信号ＲＥＱＯＫが生じるように、各プロセッサ３１３に
はそれぞれ固有の専有権優先回路３１９が形成されてい
る。例えばプロセッサ３１３ｏ−＋においては信号ＲＥ
Ｑ （１） 〜ＲＥＱ （ｎ−１）と信号ＲＥＱＥＮと
の論理積をとるようになっている。また、プロセッサ３
１３ｎにあっては、信号ＲＥＱ （１） 〜ＲＥＱ （
ｎ）と信号ＴＥＱＥＮとの論理積、プロセッサ３１３９
やｌでは信号ＲＥＱ （１） 〜ＲＥＱ （ｎ＋１）と
信、ＲＥＱＥＮとの論理積をとるように、バス専有権優
先回路３１９がそれぞれ形成されている。従って、専有
権優先回路３１９ ｏ−ｓで定まるプロセッサ３１３ｏ
−ｔの優先度（ｎ−１）は、信号ＲＥＱＥＮが論理“０
”で、信号ＲＥＱ （１） 〜ＲＥＱ （ｎ−１）のす
べてが論理“１”となる条件で定まる。Signal REQ (1) to signal REQ (n) and REQ
Each processor 313 is provided with its own exclusive right priority circuit 319 so that a bus exclusive signal REQOK is generated for each processor 313n in response to EN. For example, in the processor 313o-+, the signal RE
The logical product of Q (1) to REQ (n-1) and the signal REQEN is taken. Also, processor 3
13n, the signals REQ (1) to REQ (
n) with the signal TEQEN, processor 3139
In each case, a bus exclusive right priority circuit 319 is formed to logically AND the signals REQ (1) to REQ (n+1) and the signal REQEN. Therefore, the processor 313o determined by the exclusive right priority circuit 319os
-t's priority (n-1) is that the signal REQEN is logic "0".
” is determined under the condition that all of the signals REQ (1) to REQ (n-1) become logic “1”.
また、優先度（ｎ）は、信号ＲＥＱＥＮが論理“０”で
、信号ＲＥＱ （１） 〜ＲＥＱ （ｎ）のすべてが論
理“１”となる条件で、更に、優先度（ｎ＋１）は、信
号ＲＥＱＥＮが論理“０”で、信号ＲＥＱ （１） 〜
ＲＥＱ （ｎ＋１）のすべてが論理“１′となる条件で
それぞれ定まる。これにより、優先度の関係は先述した
とおり、（ｎ−１）＞（ｎ）＞ （ｎ＋１）ということ
になる。Furthermore, the priority (n) is the condition that the signal REQEN is logic "0" and all of the signals REQ (1) to REQ (n) are logic "1", and the priority (n+1) is the condition that the signal When REQEN is logic “0”, signal REQ (1) ~
Each of REQ (n+1) is determined under the condition that all of them are logical "1'. As a result, the priority relationship becomes (n-1)>(n)>(n+1) as described above.
しかしながら、このようなマルチプロセッサシステムに
あっては、プロセッサ３１３毎にそのバス専有権優先回
路３１９が定まっており、汎用性に乏しいといえる。そ
のため、マルチプロセッサシステムとして一旦構成した
後、デバッグ等によって優先度を変える必要が生じても
修正ができないといった問題点があった。However, in such a multiprocessor system, the bus exclusive right priority circuit 319 is determined for each processor 313, and it can be said that the system lacks versatility. Therefore, once the system has been configured as a multiprocessor system, there is a problem in that even if it becomes necessary to change the priority due to debugging or the like, it cannot be corrected.
本発明は、このような点に鑑みて創作されたものであり
、バス専有権の優先度を任意に変えることが可能なマル
チプロセッサシステムを提供することを目的としている
。The present invention was created in view of these points, and an object of the present invention is to provide a multiprocessor system in which the priority of bus exclusive rights can be arbitrarily changed.
〔問題点を解決するための手段〕 第１図は本発明の原理ブロック図である。[Means for solving problems] FIG. 1 is a block diagram of the principle of the present invention.
図において、第１バス１１１には、それを共通に使用し
て情報転送を行なう複数のプロセッサ１１３が接続され
ている。該複数のプロセッサ１１３による第１バス１１
１の専有権を時系列上で決定するための所定数の制御信
号１１５は第２バス１１７にて与えられる。前記プロセ
ッサには、プロセッサ１１３毎に設けられ前記所定数と
同数の入力端子を有して同一構成とされ、第１バス１１
１の専有権を決定するだめの専有権優先回路１１９が備
わっている。専有権優先回路１１９の所定の入力端子１
２１は予め所定の信号状態に、セット手段１２３によっ
て定められる。接続手段１２５が、時系列上で１時には
１つのプロセッサに専有権を引き渡すための優先度を決
定するための制御信号１１５を所定の入力端子１２１に
供給する。In the figure, a first bus 111 is connected to a plurality of processors 113 that commonly use it to transfer information. The first bus 11 by the plurality of processors 113
A predetermined number of control signals 115 for determining the exclusive right of one in time series are given via a second bus 117. The processors are provided for each processor 113 and have the same number of input terminals as the predetermined number, and have the same configuration, and the first bus 11
An exclusive right priority circuit 119 is provided for determining the exclusive right of one. Predetermined input terminal 1 of exclusive right priority circuit 119
21 is set in advance to a predetermined signal state by the setting means 123. A connecting means 125 supplies a control signal 115 to a predetermined input terminal 121 for determining the priority for handing over the exclusive right to one processor at one time in time series.
従って、構成全体として、セット手段１２３のセット状
態及び制御信号１１５の供給状態に応じて各プロセッサ
１１３の専有権優先回路１１９が組み上げられることに
なり、その優先度に従って第１バス１１１の専有権が規
制されるようになっている。Therefore, in the overall configuration, the exclusive right priority circuit 119 of each processor 113 is assembled according to the set state of the setting means 123 and the supply state of the control signal 115, and the exclusive right of the first bus 111 is assigned according to the priority. It is becoming regulated.
各プロセッサ１１３の同一構成による専有潅優先回路１
１９の所定の入力端子１２１は、予め定められた所定の
信号状態にセットされると共に各プロセッサ１１３に専
有権を与えるだめの優先権を決め得るように、接続手段
１２５によって制御信号１１５が、プロセッサ１１３の
入力端子１２１毎に供給される。かくして、各プロセッ
サ１１３毎に第１バス１１１の専有権が与えられるため
の優先度を決め得る。こうして与えられた専有権により
、各プロセッサ１１３は第１バス１１１を利用して、情
報転送が行なわれるようになる。Exclusive priority circuit 1 with the same configuration of each processor 113
A predetermined input terminal 121 of each processor 19 is set to a predetermined predetermined signal state and a control signal 115 is connected to the processor 113 by means of a connecting means 125 so as to determine the priority to give exclusive rights to each processor 113. 113 input terminals 121 each. In this way, it is possible to determine the priority for each processor 113 to be given the exclusive right to the first bus 111. Due to the exclusive right granted in this way, each processor 113 uses the first bus 111 to transfer information.
本発明では、専有権優先回路１１９は同一構成のものを
用い且つセット手段１２３のセット状態及び制御信号１
１５の供給状態によって各プロセッサ１１３に専有権を
渡す優先度が定まることにより、各プロセッサ固有の構
成とする必要がないので、優先度を任意に変えることが
可能となる。In the present invention, the exclusive right priority circuit 119 has the same configuration, and the set state of the setting means 123 and the control signal 1
Since the priority for passing the exclusive right to each processor 113 is determined by the supply state of the processor 15, there is no need for a configuration specific to each processor, and the priority can be arbitrarily changed.
Ｃ実施例〕
第２図は本発明の一実施例を示す。ここで、第３図と同
一符号は同一要素を示すものであり、その詳細は省略す
る。Embodiment C] FIG. 2 shows an embodiment of the present invention. Here, the same reference numerals as in FIG. 3 indicate the same elements, and the details thereof will be omitted.
図において、複数のプロセッサ３１３に含まれている専
有権優先回路２１９の回路構成は全て同一である。また
、それぞれの優先回路２１９での信号入力端子は全てプ
ルアップ抵抗器２２３を介して駆動電圧源に接続されて
いる。但し、ここでは抵抗器２２３１つによって図示し
ているが、実際にはそれぞれ別個に信号入力端子がプル
アップされているものである。In the figure, the circuit configurations of exclusive right priority circuits 219 included in a plurality of processors 313 are all the same. Further, all signal input terminals of each priority circuit 219 are connected to a drive voltage source via a pull-up resistor 223. However, although one resistor 223 is illustrated here, in reality, each signal input terminal is pulled up separately.
ここで、プロセッサ３１３ ｎ−１の専有権（優先回路
２１９、−＋の信号入力端子には、接続ビン２２５（○
印で示す）によって、信号ＲＥＱ （１）〜ＲＥＱ（ｎ
−１）のみが供給されるように共通バス３１７と接続さ
れている。その他の信号入力端子は開放状態である。Here, the signal input terminal of the exclusive right (priority circuit 219, -+) of the processor 313 n-1 is connected to the connection bin 225 (○
), the signals REQ (1) to REQ (n
-1) is connected to the common bus 317 so that only 1) is supplied. Other signal input terminals are open.
また、プロセッサ３１３ｏの専有権優先回路２１９ｎの
信号入力端子には信号ＲＥＱ （１）〜丁ＥＱ （ｎ）
が、プロセッサ３１３ｏ＋、の専有権優先回路２１９
ｏ十＋の信号入力端子には信号ＲＥＱ（１）〜ＲＥＱ（
ｎ＋１）がそれぞれ供給されている。Further, the signal input terminal of the exclusive right priority circuit 219n of the processor 313o receives signals REQ (1) to DEQ (n).
is the exclusive right priority circuit 219 of the processor 313o+.
Signals REQ(1) to REQ(
n+1) are supplied respectively.
そのため、全ての専有権優先回路２１９での信号入力端
子において、所要の信号ＲＢＱ （ｎ）が供給されるも
のについてはその信号によって信号入力端子２２１．（
ピン２２５で接続されているもの）での信号状態が制御
される。これに対して、開放状態にある信号入力端子２
２１ｂについてはプルアップに因り絶えず論理“１”の
状態にある。Therefore, among the signal input terminals of all the exclusive rights priority circuits 219, those to which the required signal RBQ (n) is supplied are connected to the signal input terminals 221 . (
The signal state at pin 225 (connected at pin 225) is controlled. On the other hand, the signal input terminal 2 in the open state
21b is always in the logic "1" state due to the pull-up.
従って、３つのプロセッサ３１３ｏ−１，３１３ｏ。Therefore, three processors 313o-1, 313o.
及び３１３ｎ＋１でみれば、それぞれの優先度は第３図
の場合と同様に（ｎ−１）＞ （ｎ）＞ （ｎ＋１）と
なる。and 313n+1, the respective priorities are (n-1)>(n)>(n+1) as in the case of FIG.
上述した構成において、情報転送バス３１１の専有につ
いて述べる。In the above-described configuration, exclusive use of the information transfer bus 311 will be described.
本マルチプロセッサシステムにて、信号ＲＥＱＥＮが論
理“０”となると、情報転送バス３１１の専有が可とな
る。その状態において、先ずブロセッサ３１３ ｏ−＋
がバス専有権を有するものとなる場合についてみる。共
通バス３１７によって供給されている信号ＲＥＱ （１
） 〜ＲＥＱ （ｎ−１）のすべてが論理“１”となれ
ば、他の開放入力端子２２ ｌ ｂは当初から論理“１
”となっているから、専有権優先回路２１９ ｏ−＋か
らの出力信号ＲＥＱＯＫが論理“１”となる。そのプロ
セッサ３１３ ｏ−＋が情報転送バス３１１を専有する
こととなり、当該プロセッサ３１３ｎ−４はその情報を
転送する。In this multiprocessor system, when the signal REQEN becomes logic "0", the information transfer bus 311 becomes available for exclusive use. In that state, first the processor 313 o-+
Let's look at the case where the person has exclusive rights to the bus. The signal REQ (1
) ~REQ (n-1) becomes logic "1", the other open input terminals 22lb become logic "1" from the beginning.
”, the output signal REQOK from the exclusive right priority circuit 219 o-+ becomes logic “1”. The processor 313 o-+ monopolizes the information transfer bus 311, and the processor 313 n-4 forwards that information.
又、信号ＲＥＱ （１） 〜ＲＥＱ （ｎ）のすべてが
論理“１”となれば、プロセッサ３１３ｏに含まれてい
る専有権優先回路２１９ｎの出力信号ＲＥＱＯＫは論理
“１”となり、当該プロセッサ３１３ｎが情報転送バス
３１１を使用できるようになる。Further, if all of the signals REQ (1) to REQ (n) become logic "1", the output signal REQOK of the exclusive right priority circuit 219n included in the processor 313o becomes logic "1", and the processor 313n becomes logic "1". The information transfer bus 311 can now be used.
更に、プロセッサ３１３ ｎ十＋が情報転送バス３１１
を使用できる所謂専有状態となるのは、信号ＲｉＥＱ
（１） 〜ＲＥＱ （ｎ＋１）のすべてが論理′“１”
となった場合のみである。その場合、専ら信号ＲＥＱ
（１） 〜ＲＥＱ （ｎ、＋ １）によッテ、専有権優
先回路２１９ ｏ−１の出力信号ＲＥＱＯＫの論理“１
”をとる状態が定められる。Further, the processor 313 n+ is connected to the information transfer bus 311
The so-called exclusive state in which the signal RiEQ can be used is
(1) All of ~REQ (n+1) are logic'“1”
Only if . In that case, exclusively the signal REQ
(1) ~REQ (n, + 1), the logic "1" of the output signal REQOK of the exclusive right priority circuit 219 o-1
” is determined.
従って、３つのプロセッサ３！３ｏ−＋、３１３゜及び
３１３、ヤ、でみる限り、それらのバス３１１の専有状
態は、信号ＲＥ Ｑ （１） 〜ＲＥ Ｑ （ｎ −１
）のすべてが論理″１″に、信号Ｒ巳Ｑ（１）〜ＲＥＱ
（ｎ）のすべてが論理“１”のときに、及び信号ＲＥ
Ｑ （１） 〜ＲＥＱ （ｎ＋１）のすべてが論理“１
”のときにそれぞれ生じるので、優先度としては（ｎ−
１）＞ （ｎ）＞ （ｎ＋１）となる。Therefore, as far as the three processors 3!3o-+, 313° and 313,y are concerned, the exclusive state of their bus 311 is determined by the signals RE Q (1) to RE Q (n -1
) are all logic "1", and the signals RQ(1) to REQ
(n) are all logic “1”, and the signal RE
All of Q (1) to REQ (n+1) are logic “1”
”, the priority is (n-
1)>(n)>(n+1).
このようにして、同一構成の専有権優先回路２１９でそ
れぞれのプロセッサ３１３に割り当てられるべき優先度
をセットすることができる。それと共に、専有権優先回
路２１９の信号入力端子にピン２２５を用いて接続した
りあるいは非接続としたりすることによって、デハフグ
の際などにそれぞれの優先度を任意に変えることができ
る。In this way, the priority to be assigned to each processor 313 can be set in the exclusive right priority circuit 219 having the same configuration. At the same time, by connecting or disconnecting the pin 225 to the signal input terminal of the exclusive right priority circuit 219, the respective priorities can be arbitrarily changed during dehugging or the like.
尚、上述した実施例とは信号状態を逆にして、専有権優
先回路２１９の信号入力端子での当初の信号状態を逆に
セノｌ−しておくこともできる。また、専有権優先回路
２１９をＴＴＬの他相補形で構成してもよく、それに合
った信号状態を予めセットしてお（ようにすればよい。Incidentally, the signal state can be reversed from that of the above-described embodiment, and the initial signal state at the signal input terminal of the exclusive right priority circuit 219 can be reversed. Furthermore, the exclusive right priority circuit 219 may be configured with a complementary type of TTL, and signal states suitable for this may be set in advance.
［発明の効果］
以上述べてきたように本発明によれば、同−回路構成の
下で、プロセッサにバス専有権を渡す（（先度を任意に
変えることができるので、実用的に極めて有用である。[Effects of the Invention] As described above, according to the present invention, the bus exclusive right can be handed over to the processor under the same circuit configuration. It is.
第１図は本発明のマルチプロセ・ノサシステムの原理ブ
ロック図、
第２図は本発明の一実施例を示す構成ブロック図、第３
図は従来例を説明するための構成ブロック図である。
第１図において、
１１１は第１パス、
１１３はプロセッサ、
１１５は制御信号、
１１７は第２バス、
１１９は専有権優先回路、
１２１は信号入力端子、
１２３はセット手段、
１２５は信号供給手段である。
第２図及び第３図において、
２１９ｎ−１，２１９ｒ１．２１９．＋ｔ 、３１９１
１−＋ 。
３１９ｎ、３１９ｎヤ＋は専有権優先回路、２２３、−
＋、２２３ｏ、２２３．ヤ１．はプルア。
プ抵抗器、
２２１＝、２２１ｂは信号入力端子、
２２５はビン、
３１１は情報転送バス、
３１３、−＋ 、３１３ｎ、３１３ｎヤ、はプロセッサ
である。Fig. 1 is a principle block diagram of the multi-processor system of the present invention, Fig. 2 is a configuration block diagram showing an embodiment of the present invention, and Fig. 3 is a block diagram of the principle of the multi-processor system of the present invention.
The figure is a configuration block diagram for explaining a conventional example. In FIG. 1, 111 is a first path, 113 is a processor, 115 is a control signal, 117 is a second bus, 119 is an exclusive right priority circuit, 121 is a signal input terminal, 123 is a set means, and 125 is a signal supply means. be. In FIGS. 2 and 3, 219n-1, 219r1.219. +t, 3191
1-+. 319n, 319n + are exclusive right priority circuits, 223, -
+, 223o, 223. Ya1. is Purua. 221=, 221b is a signal input terminal, 225 is a bin, 311 is an information transfer bus, 313, -+, 313n, 313n are a processor.
Claims (1)
用して情報転送を行なう複数のプロセッサ（１１３）と
、 前記第１バスの専有権を１時には１つのプロセッサに時
系列上で与えるための所定数の制御信号（１１５）を与
える第２バス（１１７）と、前記複数のプロセッサ毎に
設けられ、前記所定数と同数の入力端子を有して同一構
成とされ、第１バス（１１１）の専有権を決定するため
の専有権優先回路（１１９）と、 各専有権優先回路毎に所定数の入力端子（１２１）の内
の所定の入力端子を予め所定の信号状態に設定するため
のセット手段（１２３）と、第２バス（１１７）の制御
信号を各専有権優先回路毎にその入力端子に供給するた
めの接続手段（１２５）と、 を備え、各専有権優先回路毎に当該回路によって第１バ
ス（１１１）に対する専有権が与えられたことを検出し
得るようセット手段（１２３）を設定し且つ接続手段（
１２５）を接続して構成したことを特徴とするマルチプ
ロセッサシステム。[Scope of Claims] A plurality of processors (113) connected to a first bus (111) to commonly use the bus to transfer information; and one processor having exclusive rights to the first bus at a time. a second bus (117) for supplying a predetermined number of control signals (115) to the processors in time series; and a second bus (117) provided for each of the plurality of processors, having the same number of input terminals as the predetermined number and having the same configuration. and an exclusive right priority circuit (119) for determining the exclusive right of the first bus (111), and a predetermined input terminal among a predetermined number of input terminals (121) for each exclusive right priority circuit. and connecting means (125) for supplying a control signal of the second bus (117) to its input terminal for each exclusive right priority circuit, The setting means (123) is set so as to be able to detect that the exclusive right to the first bus (111) has been given by the circuit for each exclusive right priority circuit, and the connecting means (
125) are connected to each other.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27472085A JPS62134753A (en) | 1985-12-06 | 1985-12-06 | Multi-processor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27472085A JPS62134753A (en) | 1985-12-06 | 1985-12-06 | Multi-processor system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62134753A true JPS62134753A (en) | 1987-06-17 |
Family
ID=17545631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27472085A Pending JPS62134753A (en) | 1985-12-06 | 1985-12-06 | Multi-processor system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62134753A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979331A (en) * | 1982-10-29 | 1984-05-08 | Fuji Electric Co Ltd | Controlling system for using bus |
| JPS6086659A (en) * | 1983-10-18 | 1985-05-16 | Fujitsu Ltd | Precedence control system |
-
1985
- 1985-12-06 JP JP27472085A patent/JPS62134753A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979331A (en) * | 1982-10-29 | 1984-05-08 | Fuji Electric Co Ltd | Controlling system for using bus |
| JPS6086659A (en) * | 1983-10-18 | 1985-05-16 | Fujitsu Ltd | Precedence control system |
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