JPS62128684A

JPS62128684A - 画像メモリ制御装置

Info

Publication number: JPS62128684A
Application number: JP60268578A
Authority: JP
Inventors: Toshio Kamata; 寿夫鎌田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-11-29
Filing date: 1985-11-29
Publication date: 1987-06-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、インタレース走査に従って与えられる画像
情報をノンインタレース走査に従って表示するための画
像メモリ制御装置に関する。

〔発明の技術的背景〕

近年、テレビジ、ン受像機やビデオテープレコーダ等の
ビデオ機器においては、回路のデジタル化が進められて
いる。これを画像表示について見れば、送られてきた画
像情報を一旦画像メモリに格納し、この格納情報に従っ
て画像を表示するという形で現れている。

画像情報を画像メモリに記憶する上述の方式によれば、
インタレース走査に従って生成された画像情報をノンイ
ンクレース走査に従って表示することが可能と表る。こ
の場合、画像が静止画像であれば、そのままでも、イン
タレース走査に比べ画質を大１［Ｋ向上させることがで
き、動画像であっても動き補正等を考慮することによシ
、やはシ画質向上を期待できる。

インタレース走査による画像情報をノンインタレース走
査で表示する走査変換方法として、従来、次のような２
つの方法が採られている。

１つは、２つのフレームメモリを設け、書き込みと読み
出しを２つのフレームメモリで交互に行う方法である。

他の１つは、１つのフレームメモリに対して、サイクル
スチル法によシ所定の基本サイクルで書き込みと読み出
しのタイミングを振多分ける方法である。

〔背景技術の問題点〕

しかし、前者の走査変換方法では、２フレ一ム分の画像
メモリが必要なため、回路規模が大きくなるという問題
がある。また、後者の走査変換方法でも、サイクルスチ
ル法を採用しているがために、画像メモリの外付は部品
としてラインメモリや並列直列変換回路が必要となシ、
やはシ、回路規模が大きくなるという問題を有している
。

〔発明の目的〕

この発明は上記の事情に対処すべくなされたもので、回
路規模を大きくすることなく、インタレース走査による
画像情報をノンインタレース走査で・表示することがで
きる画像メモリ制御装置を提供することを目的とする。

〔発明の概要〕

上記目的を達成するために、この発明は第１図のような
構成を採りたものである。すなわち、１１１〜１１ｎは
画像メモリであシ、それぞれ画面１２を垂直方向Ｋｎ等
分した各小画面１２□〜１２ｎの座標空間に対応するア
ドレス空間を有する（ｎは２以上の整数〕。１３はデー
タ書き込み手段でアシ、インタレース走査の描画データ
を各画像メモリ１１１〜１１ｎにｊ圓次書き込む。１４
はデータ読み出し手段でアシ、ノンインタレース走査に
従って、各画像メモリ１１１〜１１ｎから順次データを
読み出す。この場合、例えば、画像メモリ１１□におい
てデータ書き込みが行われている場合は画像メモリ１１
．においてデータ読み出しが行われるというように、両
処理は別の画像メモリで行われ、かつ画像メモリ１１．
でのデータ書き込みと画像メモリ１ノ、でデータ読み出
しが同時に終わるように、両処理の同期が取られている
。

〔発明の実施例〕

以下、図面を参照してこの発明の実施例を詳細に説明す
る。

第２図はこの発明の一実施例の構成を示す回路図である
。この第２図において、２１□　。

２１、は画像メモリである。これら画像メモリ２１□　
、２１．はそれぞれ、画面を垂直方向に２等分した各小
画面の座標空間に対応したアドレス空間をもつ。この場
合、例えば、画像メモリ２１．が画面上側の小画面に対
応し、画像メモリ２ノ、が下側の小画面に対応する。ま
た、画像メモリ２１□　、２１゜は２次元メモリであυ
、列争行アドレスが５一対応する小画面の水平・垂直座標に対応する。

さて、上述したような２つの画像メモリ２１１゜２ノ、
に対して、第２図では、１垂直走査周期の歿の周期で、
描画データの書き込みと読み出しが時間的に別々ＫＩＦ
Ｉ）付けられる。すなわち、１垂直走査期間ＴＶを２等
分割した前半ＴＶ。

では、画像メモリ２１１において描画データの読み出し
がなされ、画像メモリ２ノ、において描画データの書き
込みがなされる。逆に１垂直走査期間ＴＶの後筆キは、
画像メモ＋）２１１　。

２ノ、において、それぞれ描画データの書き込み、読み
出しがなされる。

ここで、描画データの書き込みとは、インタレース走査
に従って与えられるビデオ信号のサンプリングデータを
画像メモリ２１１．２１゜に書き込む処理である。一方
、描画データの読み出しとは、画像メモリ２１．．２１
．に格納された描画データをインタレース走査の２倍の
周波数で行なわれるノンインクレース走査に従６一って読み出し、画像表示する処理である。

以上、この実施例の概略を説明したが、これＫついてさ
らに第３図及び第４図を用いて説明する。

第３図はフレームメモリとして２５６列×２５６行のも
のを考え、これを２つの画像メモリ２１□。

２ノ、に割シ当てた様子を示すものである。この場合、
画像メモリ２１１は、行アドレスが０番地から１２７番
地に相当する２５６列×１２８行の構成をもち、画像メ
モリ２１１は、行アドレスが１２８番地から２５５番地
に相当する２５６列×１２８行の構成をもつ。

なお、第３図は画像非表示領域まで含めたメモリ構成を
示すもので、画像表示領域でみたメモリ構成は、これよ
シ小さいものである。例えば、行アドレスについてみれ
ば０から１９９までが画像表示領域に相当し、２００か
ら２５５までは垂直帰線期間に相当する。列アドレスに
ついても、詳細は省略するが同じような構成となってい
る。また、１画素は８ビツトのデータ構成としている。

第３図において、描画データの書き込みを説明すれば、
偶数フィールドにおいては、画像メモリ２１□と２１．
の偶数行に、行アドレスの０番地から順番に描画データ
が書き込まれ、奇数フィールドにおいては、画像メモリ
２１１と２１１の奇数行に、行アドレスの１番地から順
番に描画データが書き込まれる。次に、描画データの読
み出しを説明すれば、画像メモリ２１□の行アドレスの
Ｏ番地から順に、画像メモリ２ノ、の最後の行アドレス
２５６番地まで連続してインタレース走査の２倍の周波
数で行われる。

第４図は、画像メモリ２１□　、２１．における描画デ
ータの書き込みと読み出しの様子を示すタイミングチャ
ートである。この第４図に示すように、１垂直走査期間
ＴＶの前半ＴＶ１　。

つまシ、行アドレスがＯ番地から１２７番地までのアド
レス空間に格納されている描画データに従って画像表示
を行う場合は、画像メモリ２１１が読み出しモードＲと
なシ、画像メモリ２ノ、が書き込みモードＷとなる。逆
に、行アドレスが１２８番地から２５５番地までのアド
レス空間に格納されている描画データに従って画像表示
を行う後半ＴＶ２の期間では、画像メモＩ）２１１．２
１．はそれぞれ書き込みモードＷ１読み出しモードＲに
設定される。

以上詳述した書き込み・読み出しの制御を第２図に戻っ
て説明すれば次のようになる。この第２図において、２
２は書き込み用のアドレスデータＡｗを発生する書き込
みアドレス発生回路であシ、２３は読み出し用のアドレ
スデータＡＲを発生する読み出しアドレス発生回路であ
る。

各アドレスデータＡｙ　、　ＡＲは、先の第４図に示す
ようなサイクルに従って選択回路２４から各画像メモリ
２１１．２１．に交互に与えられる。

読み出し用のアドレスデータＡ、は１垂直走査期間ＴＶ
の前半ＴＶ、では、第３図に示す行アドレスを０番地か
ら１２７番地まで順次指定し、書き込み用のアドレスデ
ータＡＹは奇数フィールドであれば、１２８番地から２
５６番地までの奇数番地を順次指定し、偶数フィールド
であれば、同じく偶数番地を順次指定する。１垂直走査
期間ＴＶの後半ＴＶ、であれば、上記関係が逆転する。

上述したようガアドレスデータＡ、　、　Ａ’ｗの供給
の切換えは、切換信号発生回路２５から出力される切換
信号ＳＷＫ従ってなされる。

２６は上記切換信号ＳＷに従って、インタレース走査に
基づく描画データＤを画像メモ’）２ｉ１ｔ２１、に択
一的に与える選択回路である。また、２７は画像メモリ
２１．．２１．の読み出し出力を上記切換信号ＳＷに従
って交互に選択する選択回路である。

ところで、第２図に示す画像メモ＋）２１．。

２１、はいわゆるデュアルポートメモリであシ、２つの
入出カポ−）　１１０１　、　ｌ１０２を有する。この
うち、一方の入出カポ−）　１１０１は、上述した描画
データの読み出し及び書き込みに使われ、他方の入出力
ポートｌ１０２は、例えばＣ’ＰＵによってランダムに
描画データを書き込んだシ、読み出したシするのに使わ
れる。

画像メモリ２１１．２１．は上記の如くデュアルポート
メモリであるが、これをさらに説明すれば、各画像メモ
リ２ノ□　、２１．は、それぞれメモリ本体１ａ、ｌｂ
とＩＨシフトレジスタ２ｍ、２ｂを有する。各ＩＨシフ
トレジスタ２ｇ、２ｂはそれぞれ対応するメモリ本体Ｊ
Ｌ１ｂの入出カポ−）　１１０１に接続されている。

各シフトレジスタ２ｍ、２ｂには、書き込みモードＷに
おいては、１行分の描画データが選択回路２６から与え
られるビデオ信号のサンプリングクロックＷＣＬＫに従
って１ドツト分ずつシリアルに取シ込まれる。そして、
１行分の描画データの取シ込みが終了すると、選択回路
２８から与えられる転送要求信号ＴＲ，のタイミングで
、１行分並列にメモリ本体１＊、ｌｂの入出力／　−）
　１１０１に与えられ、アドレスデータＡＲの指定番地
に誓き込まれる。このデータ転送は第５図に示すように
水平帰線期間に行われる。

一方、読み出しモードＲでは、各シフトレジスタ２ｍ、
２ｂには、アドレスデータＡＲＫよって指定される行ア
ドレスの１行分の描画データが、入出力ポートＩ１０１
を介して並列にＩＨシフトレジスタ２ｇ、２ｂに転送さ
れる。この転送は、選択回路２８から与えられる転送要
求信号ＴＲ。

のタイミングでなされる。ＩＨシフトレジスタ２ｍ、２
ｂに転送された描画データは、選択回路２７から与えら
れる画像表示用の表示クロックＲＣＬＫに従って１ドツ
ト分ずつシリアルに読み出される。上記読み出しモード
Ｒのデータ転送も第５図に示すように、水平帰線期間に
行われる。また、この読み出し転送サイクルは、第５図
に示すようＫ、書き込み転送サイクルの機となっている
。

画像メモリ人に同時に入力、出力を行なうことはできな
い。これはＩＨのラインメモリは１つしかなく、ノンイ
ンタレース走査はインタレース走査の２倍の周波数であ
るため、同時に行なうとデータを全部読み出したときに
は、半分のデータしか書き込まれないから、？”　４３
゜サンプリングクロックＷＣＬＫと表示クロックＲＣＬ
Ｋとを交互にＩＨシフトレジスタ２＊、２ｂに与える選
択回路２７１．転送信号ＴＲ，とＴＲ。

とを交互にメモリ本体１ｈ、ｌｂに与える選択回路２８
、画像メモ＋）２１１．２１．の読み出し出力を交互に
選択する選択回路２９の動作も、上記切換信号ＳＷに従
って制御される。

以上説明したようにこの実施例は、画面を垂直方向に２
等分割した各小画面に２つの画像メモリ２１□　、２ノ
、を１つずつ割シ当て、一方の画像メモリで描画データ
の書き込み、他方の画像メモリで描画データの読み出し
というように、描画データの書き込みと読み出しを同時
並列進行させるようにしたものである。

このような構成によれば、少なくとも１フレ一ム分の画
像メモリを用いて走査変換を行うことができるので、従
来の２フレ一ム分の画像メモリを用いる構成に比べ、回
路規模を大幅に縮少することができる。また、ラインメ
モリや並列置列変換回路を必要としないので、従来のサ
イクルスチル法を用いる構成に比べても大幅に回路規模
を縮少することができる。

また、この実施例では、画像メモリ２１．。

２１、をデュアルポートメモリで構成し、メモリ本体１
ｈ、ｌｂにおける表示用の描画データのアクセスを行単
位で行えるようにしたので、列アドレス指定用のアドレ
ス発生回路を必要としない利点がある。

第６図はこの発明の他の実施例の構成を示す回路図であ
る。

第６図において、３１□　、３１．はそれぞれ画面上側
、下側の小画面に対応する画像メモリでラシ、デュアル
ポートメモリによって構成される。３２は書き込みアド
レス発生回路、３３は読み出しアドレス発生回路である
。３４はアドレスデータＡＲＩ　Ａｖｒを交互に画像メ
モリ３１ｍ。

３１、に与える選択回路である。３５は表示クロックＲ
ＣＬＫとサンプリングクロックＷＣＬＫを交互に画像メ
モＩ）３１１．３１．に与える選択回路である。３６は
上記２種類の転送要求信号ＴＲ□。

ＴＲ，を交互に画像メモＩ）３１１，３１．に与える転
送要求信号発生回路である。３７は、画像メモリ３１１
．３１．ＩＩＣライトパルスを与えるライトパルス発生
回路である。

３８はマイクロプロセッサでめシ、ランダムな描画デー
タの書き込み、読み出しに使われる。

送られてきた描画データの書き込み・読み出し処理Ｐ□
を行うか、ランダムな書き込み・読み出し処理Ｐ、を行
うかはこのマイクロプロセッサ３８によって指示される
。この指示データＭは指示データ保持回路３９に保持さ
れる。

ここで、まず、送られてきた描画データの書き込み・読
み出し処理Ｐ、について説明する。

読み出しアドレス発生回路３３において、列カウンタ３
３２は画面上走査中のラスタの列位置を示す２５６進カ
ウンタであシ、クロック発振器３３ノから出力される表
示クロックＲＣＬＫによシカラントアップされる。行カ
ウンタ３３３は画面上走査中のラスタの行位置を示す行
カウンタであシ、列カウンタ３３２のキャリイ出力信号
によシカラントアップされる。列・行位置制御回路３３
４は、マイクロプロセッサ３８によシ、処理Ｐ１が指定
されると、書き込みアドレス発生回路３２の出力データ
ＡＶに従って、カウンタ３３２，３３３の初期値を設定
する。これにより、アドレス発生回路３２．３３は互い
に同期し、かつ腫画面分ずれたアドレスを指定する。

画像メモリ３１□　、３ノ、に対する書き込みモードＷ
と読み出しモードＲの切換えは、行カウンタ３３３の最
上位ビットＲＹ、に従ってなされる。すなわち、ＲＹ、
がＯの期間（表示用行アドレスがＯ番地から１２７番地
の期間）は、画像メモリ３１□　、３ノ、はそれぞれ読
み出しモードＲ１書き込みモードＷに設定される。

ＲＹ、が１＃の期間（表示用行アドレスが１２８番地か
ら２５５番地の期間）は、その逆となる。

なお、ビデオ信号からサンプリングされた描画データＤ
は、両画像メモ’）３１ｓ　　ｔ３１ｓのシリアル入カ
ポ−）　ＳＩＮに共通に入力されるが、読み出しモード
Ｒでは、ＩＨシフトレジスタに入力された描画データが
、メモリ本体から読み出された描画データに置き換えら
れてしまうので問題はない。また、画像メモリ３１１，
８１゜のシリアル出カポ−）　５ＯＵＴが共通接続され
ているので、両メモリ３１．，３１．のシリアル出力が
出力段で衝突する問題があるが、これは行カウンタ３３
３の最上位ビットＲＹ、をメモリ３１１．３１．のシリ
アル出力イネーブル端子ＳＯＥに与えているので問題は
ない。すなわち、ＲＹ、によって、表示行アドレスが０
番地から１２７番地の期間は、画像メモリ３１１のデー
タがシリアルに出力され、１２８番地から２５５番地の
期間は画像メモリ３ノ□のデータがシリアルに出力され
るように制御されるからである。

次ニ、マイクロプロセッサ３８による書き込み・読み出
し処理Ｐ２を説明する。この場合、選択回路３４は指示
データＭに従ってマイクロセッサ３８から出力されるア
ドレスデータを選択し、画像メモリ３１１．３１．Ｉｃ
与える。これによシ、マイクロプロセッサ３８から出力
されるメモリライト／リード信号−しＲに従って、マイ
クロプロセッサ３８よシデータバスＤＢ上に出力された
描画データを画像メモリ３１１　。

３ノ、に書き込む処理、あるいは画像メモリ３１１．３
１．よシ描画データをマイクロプロセッサ３８に読み込
む処理がなされる。

この実施例においても先の実施例と同様の効果が得られ
る。

なお、この発明は先の実施例に限走されるものではなく
、他にも種々様々変形実施可能なことは勿論である。

〔発明の効果〕

この発明によれば、走査変換処理を小回路規模で行うこ
とができる画像メモリ制御装置を提供することができる
。

【図面の簡単な説明】

第１図はこの発明の詳細な説明するための回路図、第２
図はこの発明の一実施例の構成を示す回路図、第３図乃
至第５図は第１図の動作を説明するための図、第６図は
この発明の他の実施例の構成を示す回路図である。２１１．２１．．３１□、３１．・・・画像メモリ、２
２．３２・・・書き込みアドレス発生回路、２３．３３
・・・読み出しアドレス発生回路、２４゜２６．２７．
２８．２９，３４．３５・・・選択回路、２５・・・切
換信号発生回路、３６・・・転送要求信号発生回路、３
７・・・ライトパルス発生回路。出願人代理人　　弁理士　鈴　江　武　彦第１図

Claims

【特許請求の範囲】それぞれ画面を垂直方向に等分割して得られる各小画面
の座標空間に対応するアドレス空間をもつ複数の画像メ
モリと、この複数の画像メモリに順次インタレース走査に従って
描画データを書き込むデータ書き込み手段と、上記複数の画像メモリから順次ノンインタレース走査に
従って描画データを読み出すものであって、このデータ
読み出しを上記データ書き込み手段のデータ書き込みに
同期し、かつ上記複数の画像メモリのうち該データ書き
込みがなされている画像メモリとは異なる画像メモリに
対して行うデータ読み出し手段とを具備し、インタレー
ス走査をノンインタレース走査に変換することを特徴と
した画像メモリ制御装置。