JPS62125713A - Semiconductor integrated circuit - Google Patents
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- JPS62125713A JPS62125713A JP60265517A JP26551785A JPS62125713A JP S62125713 A JPS62125713 A JP S62125713A JP 60265517 A JP60265517 A JP 60265517A JP 26551785 A JP26551785 A JP 26551785A JP S62125713 A JPS62125713 A JP S62125713A
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Abstract
Description
【発明の詳細な説明】
[発明の技術分野]
この発明は相補MO3型構成の半導体集積回路に係り、
特に外部からの信号を受ける入力回路部における消費電
力の低減化を図った半導体集積回路に関する。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a semiconductor integrated circuit with a complementary MO3 type configuration,
In particular, the present invention relates to a semiconductor integrated circuit that reduces power consumption in an input circuit section that receives external signals.
[発明の技術向背mコ
一般に、相補MO8型構成(以下、CM OSと称する
)の半導体集積回路はその低消i!電力性か特徴であり
、このような低温′R電力性のために最近特によく用い
られるようになってきている。このようなCM OS半
導体集積回路の従来の入力回路部の構成を第4図に示す
。この入力回路部は外部信号、特にこの半導体集積回路
をvJ作状態にするか、もしくは待機状態にするかを決
定するためのチップイネーブル信号σの入力回路部であ
る。[Background of the technology of the invention] In general, semiconductor integrated circuits with a complementary MO8 type configuration (hereinafter referred to as CMOS) have low power consumption. It is characterized by its power properties, and has recently become particularly popular due to its low temperature and low power properties. FIG. 4 shows the configuration of a conventional input circuit section of such a CMOS semiconductor integrated circuit. This input circuit section is an input circuit section for an external signal, in particular, a chip enable signal σ for determining whether this semiconductor integrated circuit is in the vJ operating state or in the standby state.
信号αの入力端子10にはPチャネルのMOSトランジ
スタ11及びNチャネルのMOSトランジスタ12それ
ぞれのゲートか接続されている。上記両゛M OS l
−ランジスタ11及び12のドレインは共通に接続され
、PチャネルMOSトランジスタ11のソースは電i電
位VCに、NチャネルMOSトランジスタ12のソース
はアース電位にそれぞれ接続され、このMo8 l−ラ
ンジスタ11及び12で信号αを反転するCMOSイン
バータ13が構成されている。The gates of a P-channel MOS transistor 11 and an N-channel MOS transistor 12 are connected to the input terminal 10 for the signal α. Both of the above M OS l
- The drains of the transistors 11 and 12 are connected in common, the source of the P-channel MOS transistor 11 is connected to the electric potential VC, and the source of the N-channel MOS transistor 12 is connected to the ground potential. A CMOS inverter 13 is configured to invert the signal α.
さらにこのインバータ13の出力端子となるMOSトラ
ンジスタ11及び12のドレイン共通接続点14には、
次段のCMOSインバータ15を構成するPチャネルの
MOSトランジスタ16及びNチャネルのMOSトラン
ジスタ17それぞれのゲートが接続されている。CMO
Sインバータ13の場合と同様に上記両MOSトランジ
スタ16及び17のドレインは共通に接続され、ざらに
PチャネルM OS トランジスタ16のソースは電源
電位VCに、NチャネルMo8 l−ランジスタ11の
ソースはアース電位にそれぞ机接続されている。そして
このインバータ15の出力端子となるMOSトランジス
タ16及び17のドレイン共通接続点18の信号は、こ
の後、何段かのインバータによって反転され、図示しな
い内部制御回路に供給されている。なお、上記のMOS
トランジスタはすべてエンハンスメント型のものが使用
されており、Pチャネル及びNチャネルMOSトランジ
スタのバックゲートはそれぞれのソースに接続されてい
る。Furthermore, at the common drain connection point 14 of the MOS transistors 11 and 12, which becomes the output terminal of the inverter 13,
The gates of a P-channel MOS transistor 16 and an N-channel MOS transistor 17 constituting the next-stage CMOS inverter 15 are connected. CMO
As in the case of the S inverter 13, the drains of both MOS transistors 16 and 17 are connected in common, the source of the P channel MOS transistor 16 is connected to the power supply potential VC, and the source of the N channel Mo8 L-transistor 11 is connected to the ground. Each is connected to a potential. The signal at the common drain connection point 18 of the MOS transistors 16 and 17, which serves as the output terminal of the inverter 15, is then inverted by several stages of inverters and supplied to an internal control circuit (not shown). In addition, the above MOS
All transistors are of enhancement type, and the back gates of the P-channel and N-channel MOS transistors are connected to their respective sources.
このような構成の入力回路部を備えた半導体集積回路で
は、チップイネーブル信号αが“0゛ルベルに設定され
ることによって動作状態にされ、“1″レベルに設定さ
れることによって待機状態にされ、この待機状態のとき
には消費電力が低減化される。In a semiconductor integrated circuit equipped with an input circuit section having such a configuration, the chip enable signal α is set to the "0" level to put it into the operating state, and the chip enable signal α is set to the "1" level to put it into the standby state. , power consumption is reduced during this standby state.
ところで、CMO8半導体集積回路では外部信号に対す
る応答特性と直流的な安定動作を図るために、より詳し
くいえば高速動作とより低い電源電圧で動作が可能とな
るようにするために、内部のPチャネルMOSトランジ
スタとNチャネルM OS l−ランジスタの閾値電圧
はそれぞれ一1vと+1v程度に設定されている。By the way, in the CMO8 semiconductor integrated circuit, in order to achieve response characteristics to external signals and stable DC operation, more specifically, in order to enable high-speed operation and operation with a lower power supply voltage, the internal P-channel The threshold voltages of the MOS transistor and the N-channel MOS l-transistor are set to about -1v and +1v, respectively.
[前頭技術の問題点]
ところで、上記のような閾1al圧を持つMOSトラン
ジスタで構成されているCMO8半導体集積回路をTT
L回路あるいはNチャネルMO3型回路の出力信号で駆
動する場合、αとして入力される上記信号の゛1′°レ
ベルは2vないし3v程度の電圧である。従って、この
ような信号αが第4図の回路の入力端子10に入力され
ると、PチャネルMOSトランジスタ11及びNチャネ
ルMo81〜ランジスタ12が共にオンする。この結束
、待機時であっても入力回路部のインバータ13では電
源VCとアースとの間に電流が流れ、電力が消費される
。[Problems with the frontal technology] By the way, the CMO8 semiconductor integrated circuit composed of MOS transistors with the threshold 1al pressure as described above is
When driven by an output signal from an L circuit or an N-channel MO3 type circuit, the 1' level of the above signal input as α is a voltage of about 2V to 3V. Therefore, when such a signal α is input to the input terminal 10 of the circuit shown in FIG. 4, the P-channel MOS transistor 11 and the N-channel Mo81 to transistor 12 are both turned on. Even during this bundling and standby, current flows between the power supply VC and the ground in the inverter 13 of the input circuit section, and power is consumed.
そこでこのような消費電力をなくすため、さらに従来で
は第4図において破線で示すようにS集積回路の外部に
おいて、電源VCと入力端子10との間にプルアップ用
の抵抗19を挿入することが行われている。すなわち、
入力端子10に゛1″レベルの信号が入力されたときに
その“1″レベルの電圧を電源VCまでつり上げること
により、PチャネルMOSトランジスタ11をオフさせ
て入力回路部における消費電力をなくすものである。Therefore, in order to eliminate such power consumption, it has been conventionally possible to insert a pull-up resistor 19 between the power supply VC and the input terminal 10 outside the S integrated circuit, as shown by the broken line in FIG. It is being done. That is,
When a "1" level signal is input to the input terminal 10, the "1" level voltage is raised to the power supply VC, thereby turning off the P-channel MOS transistor 11 and eliminating power consumption in the input circuit section. be.
このように従゛来では待機時の消費電力を完全になくす
ために外部に抵抗19を接続するという余分な手間が必
要であり、この抵抗19の分だけコストが高くつくとい
う欠点がある。なお、上記抵抗1つを外付する手間を省
くために始めから集積回路内に形成しておくことがが考
えられる。しかしながら、この抵抗19を接続すること
は入力端子にリーク電流を生じさせる。そして入力端子
におけるリーク電流の値は半導体集積回路の使用者毎に
まちまちである。また複数の集積回路の端子を共通に接
続するような場合は、共通接続部と電源VCとの間に抵
抗1つが並列に接続されることになり、使用される集積
回路の数によりリーク電流の値が異なることになる。こ
のため、リーク電流の値をある特定の値に決定すること
はできず、上記抵抗19を予め集積回路内に形成してお
くことは不可能である。In this way, in the conventional system, in order to completely eliminate power consumption during standby, it is necessary to take the extra effort of connecting the resistor 19 externally, which has the disadvantage that the cost increases by the amount of the resistor 19. Note that in order to save the effort of externally attaching one of the above-mentioned resistors, it is conceivable to form the resistor in the integrated circuit from the beginning. However, connecting this resistor 19 causes leakage current at the input terminal. The value of leakage current at the input terminal varies depending on the user of the semiconductor integrated circuit. In addition, when connecting the terminals of multiple integrated circuits in common, one resistor is connected in parallel between the common connection and the power supply VC, which increases the leakage current depending on the number of integrated circuits used. The values will be different. For this reason, the value of the leakage current cannot be determined to be a specific value, and it is impossible to form the resistor 19 in advance in the integrated circuit.
[発明の目的]
この発明は上記のような事情を考慮してなされたしので
あり、その目的は、外部に抵抗を接続することなしに入
力回路部における消費電力をなくすことができる半導体
集積回路を提供することにある。[Object of the Invention] This invention has been made in consideration of the above circumstances, and its object is to provide a semiconductor integrated circuit that can eliminate power consumption in the input circuit section without connecting an external resistor. Our goal is to provide the following.
[発明の概要]
この発明にあっては、外部から入力される信号がそれぞ
れのゲートに印加され、直列接続されたPチャネル及び
NチャネルMo8I−ランジスタを有する入力回路と、
この入力回路と電源との間に挿入され、電源電圧を所定
値だけ降下してこの入力回路に供給する電圧降下手段と
を具備したことを特徴とする半導体集積回路が提供され
ている。[Summary of the Invention] The present invention includes an input circuit having a P-channel and an N-channel Mo8I-transistor connected in series, to which an externally input signal is applied to each gate;
There has been provided a semiconductor integrated circuit characterized by comprising a voltage drop means inserted between the input circuit and the power supply to lower the power supply voltage by a predetermined value and supply the voltage to the input circuit.
「発明の実施例] 以下、図面を参照してこの発明の一実R例を説明する。“Embodiments of the invention” Hereinafter, an example of the present invention will be described with reference to the drawings.
第1図はこの発明の一実施例による半導体集積回路の入
力回路部の構成を示す回路図である。この実施例回路は
、前記第4図に示す従来回路のCMOSインバータ13
と1avcとの間に新たにNチャネルでデプレッション
型のMOSトランジスタ21を挿入するようにしたもの
である。そしてこのMOSトランジスタ21のゲート及
びバックゲート(チャネル領域となる部分)は共にアー
スに接続されている。また、このMOSトランジスタ2
1の閾(![1圧は例えば−3Vに設定されている。FIG. 1 is a circuit diagram showing the configuration of an input circuit section of a semiconductor integrated circuit according to an embodiment of the present invention. This embodiment circuit is a CMOS inverter 13 of the conventional circuit shown in FIG.
A new N-channel depletion type MOS transistor 21 is inserted between 1 and 1avc. The gate and back gate (portion that becomes a channel region) of this MOS transistor 21 are both connected to ground. Also, this MOS transistor 2
1 threshold (![1 pressure is set to -3V, for example.
このような構成において、上記MO8l−ランジスタ2
1のドレイン電圧、つまりCMOSインバータ13の電
源電圧は、MOSトランジスタ21のゲート電圧Vaか
らその閾値電圧Vth21をさし引いた値(Va −V
th21)以上にはならない。ここてVaはアースで
あるからOVであり、■th21は予め一3vにされて
いるので、CMOSインバータ13の電源電圧は3V以
上にはならない。従って、このCMOSインバータ13
内のPチャネルMOSトランジスタ11の閾値電圧が一
1Vi、:設定されていても、信号αの゛1′ルベル電
圧が+2V以上であればこのPチャネルMOSトランジ
スタ11はオフする。従って、このCMOSインバータ
13には電流は流れない。すなわち、チップイネーブル
信号i”’ i ”レベル電圧が+2V以上であればよ
いため、この入力回路部を備えた半導体集積回路では、
外部に抵抗を接続しなくても、TTL回路やNチャネル
MO3型回路の出力信号で駆動しても入力回路部におけ
る消費電力をなくすことができる。In such a configuration, the MO8l-transistor 2
1, that is, the power supply voltage of the CMOS inverter 13, is the value obtained by subtracting the threshold voltage Vth21 from the gate voltage Va of the MOS transistor 21 (Va - V
th21) or higher. Here, Va is OV because it is the ground, and 2th21 is set to -3V in advance, so the power supply voltage of the CMOS inverter 13 does not exceed 3V. Therefore, this CMOS inverter 13
Even if the threshold voltage of the P-channel MOS transistor 11 is set to 11Vi, the P-channel MOS transistor 11 is turned off if the 1' level voltage of the signal α is +2V or more. Therefore, no current flows through this CMOS inverter 13. That is, since it is sufficient that the level voltage of the chip enable signal i'''i'' is +2V or higher, in a semiconductor integrated circuit equipped with this input circuit section,
Power consumption in the input circuit section can be eliminated even if it is driven by an output signal from a TTL circuit or an N-channel MO3 type circuit without connecting a resistor externally.
第2図はこの発明の他の実施例による半導体集積回路の
入力回路部の構成を示す回路図である。FIG. 2 is a circuit diagram showing the configuration of an input circuit section of a semiconductor integrated circuit according to another embodiment of the present invention.
この実施例回路では上記デプレッション型のMo81〜
ランジスタ21を設ける代わりに、CM OSインバー
タ13と電源VCとの間に直列接続された2個のPチャ
ネルでエンハンスメント型のM OS トランジスタ2
2及び23を挿入するようにしたものである。そしてこ
の両M OS l−ランジスタ22及び23のゲートは
それぞれのドレインに接続されている。また、この両M
OSトランジスタ22技び23それぞれのj夷(石型圧
は(也のPチャネルMO8l−ランジスタと同様に一1
vに設定されている。In this example circuit, the depression type Mo81~
Instead of providing the transistor 21, two P-channel enhancement type MOS transistors 2 are connected in series between the CM OS inverter 13 and the power supply VC.
2 and 23 are inserted. The gates of both MOS l-transistors 22 and 23 are connected to their respective drains. Also, both M
The pressure of each of the OS transistors 22 and 23 is 11, similar to the P-channel MO8l-transistor.
It is set to v.
この実11Mf94回路では電源電圧VCが+5Vであ
るときに、CMOSインバータ13の電源電圧はこの5
VからPチャネルMO8I−ランラスタ2個分の閾1a
ig圧の和をさし引いた3V以上にはならない。In this actual 11Mf94 circuit, when the power supply voltage VC is +5V, the power supply voltage of the CMOS inverter 13 is 5V.
V to P channel MO8I-Threshold 1a for 2 run rasters
It cannot exceed 3V, which is the sum of the ig pressure.
第3図は上記第1図の実施例の変形例を示す回路図であ
る。ここでは前記インバータ13内のPチャネルMOS
トランジスタ11のバックゲートをそのソースに接続す
るのではなく、電源VCに接続するようにしたものであ
る。このような接続とすることにより、このPチャネル
MOSトランジスタ11には十分なバックゲートバイア
スがかかるため、この閾ttmm圧は一1vよりもその
バンクゲートバイアス効果弁だけ小さくすることができ
る。FIG. 3 is a circuit diagram showing a modification of the embodiment shown in FIG. 1 above. Here, the P channel MOS in the inverter 13
The back gate of the transistor 11 is not connected to its source, but is connected to the power supply VC. With such a connection, a sufficient back gate bias is applied to the P channel MOS transistor 11, so that the threshold ttmm pressure can be made smaller than -1V by the bank gate bias effect valve.
これにより、より低い電源電圧でD作させることが可能
となる。This makes it possible to perform D operation with a lower power supply voltage.
[発明の効果]
以上説明したように、この発明によれば、外部に抵抗を
接続することなしに入力回路部における消費電力をなく
すことができる半導体集積回路を提供することができる
。[Effects of the Invention] As described above, according to the present invention, it is possible to provide a semiconductor integrated circuit that can eliminate power consumption in the input circuit section without externally connecting a resistor.
1′!1図はこの発明の一実施例の構成を示す回路図、
第2図はこの51明の他の実施例の構成を示す回路図、
第3図は上記第1図の実施例の変形例の構成を示す回路
図、第4図は従来回路の回路図である。
10・・・入力端子、11.16・・・PチャネルのM
OSトランジスタ、12.17・・・PチャネルのMO
Sトランジスタ、13.15・・・C〜IOSインバー
タ、21・・・Pチャネルでデプレッション型のMOS
トランジスタ、22、23・・・Pチャネルでエンハン
スメント型のM OS i−ランジスタ。
出願人代理人 弁理t 鈴江武彦
第1図
C
第2図1′! Figure 1 is a circuit diagram showing the configuration of an embodiment of the present invention.
FIG. 2 is a circuit diagram showing the configuration of another embodiment of this 51 light,
FIG. 3 is a circuit diagram showing a modification of the embodiment shown in FIG. 1, and FIG. 4 is a circuit diagram of a conventional circuit. 10...Input terminal, 11.16...M of P channel
OS transistor, 12.17...P channel MO
S transistor, 13.15...C to IOS inverter, 21...P channel depletion type MOS
Transistors 22, 23...P-channel enhancement type MOS i-transistors. Applicant's agent Patent attorney T Takehiko Suzue Figure 1C Figure 2
Claims (5)
加され、直列接続されたPチャネル及びNチャネルMO
Sトランジスタを有する入力回路と、この入力回路と電
源との間に挿入され、電源電圧を所定値だけ降下してこ
の入力回路に供給する電圧降下手段とを具備したことを
特徴とする半導体集積回路。(1) An externally input signal is applied to each gate, and P-channel and N-channel MOs are connected in series.
1. A semiconductor integrated circuit comprising: an input circuit having an S transistor; and voltage drop means inserted between the input circuit and a power supply to lower the power supply voltage by a predetermined value and supply the voltage to the input circuit. .
トランジスタからなる相補MOS型反転回路で構成され
た特許請求の範囲第1項に記載の半導体集積回路。(2) The input circuit is a P-channel and N-channel MOS
The semiconductor integrated circuit according to claim 1, which is constituted by a complementary MOS type inverting circuit consisting of transistors.
レッション型のMOSトランジスタで構成されている特
許請求の範囲第1項に記載の半導体集積回路。(3) The semiconductor integrated circuit according to claim 1, wherein the voltage drop means is constituted by a depletion type MOS transistor having a negative threshold voltage.
続されている特許請求の範囲第3項に記載の半導体集積
回路。(4) The semiconductor integrated circuit according to claim 3, wherein the gate of the MOS transistor is connected to a reference potential.
ハンスメント型のPチャネルMOSトランジスタで構成
されている特許請求の範囲第1項に記載の半導体集積回
路。(5) The semiconductor integrated circuit according to claim 1, wherein the voltage drop means is constituted by a plurality of enhancement type P-channel MOS transistors connected in series.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60265517A JPH0720061B2 (en) | 1985-11-26 | 1985-11-26 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP60265517A JPH0720061B2 (en) | 1985-11-26 | 1985-11-26 | Semiconductor integrated circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62125713A true JPS62125713A (en) | 1987-06-08 |
JPH0720061B2 JPH0720061B2 (en) | 1995-03-06 |
Family
ID=17418249
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60265517A Expired - Lifetime JPH0720061B2 (en) | 1985-11-26 | 1985-11-26 | Semiconductor integrated circuit |
Country Status (1)
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JP (1) | JPH0720061B2 (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0405441A2 (en) * | 1989-06-30 | 1991-01-02 | Kabushiki Kaisha Toshiba | Buffer circuit having a voltage drop means |
EP0450453B1 (en) * | 1990-04-02 | 1996-03-20 | National Semiconductor Corporation | BICMOS input circuit for detecting signals out of ECL range |
WO2006064822A1 (en) * | 2004-12-13 | 2006-06-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic appliance using the same |
US8861288B2 (en) | 2011-12-23 | 2014-10-14 | Semiconductor Energy Laboratory Co., Ltd. | Level-shift circuit and semiconductor integrated circuit |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5864828A (en) * | 1981-10-14 | 1983-04-18 | Toshiba Corp | Cmos logical circuit device |
JPS6062236A (en) * | 1983-09-16 | 1985-04-10 | Hitachi Micro Comput Eng Ltd | Input circuit |
-
1985
- 1985-11-26 JP JP60265517A patent/JPH0720061B2/en not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5864828A (en) * | 1981-10-14 | 1983-04-18 | Toshiba Corp | Cmos logical circuit device |
JPS6062236A (en) * | 1983-09-16 | 1985-04-10 | Hitachi Micro Comput Eng Ltd | Input circuit |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0405441A2 (en) * | 1989-06-30 | 1991-01-02 | Kabushiki Kaisha Toshiba | Buffer circuit having a voltage drop means |
EP0450453B1 (en) * | 1990-04-02 | 1996-03-20 | National Semiconductor Corporation | BICMOS input circuit for detecting signals out of ECL range |
WO2006064822A1 (en) * | 2004-12-13 | 2006-06-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic appliance using the same |
US8054111B2 (en) | 2004-12-13 | 2011-11-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic appliance using the same |
US8179170B2 (en) | 2004-12-13 | 2012-05-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic appliance using the same |
JP2013062856A (en) * | 2004-12-13 | 2013-04-04 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
US8861288B2 (en) | 2011-12-23 | 2014-10-14 | Semiconductor Energy Laboratory Co., Ltd. | Level-shift circuit and semiconductor integrated circuit |
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Publication number | Publication date |
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JPH0720061B2 (en) | 1995-03-06 |
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