JPH0786917A - Inverter circuit - Google Patents
Inverter circuitInfo
- Publication number
- JPH0786917A JPH0786917A JP5228938A JP22893893A JPH0786917A JP H0786917 A JPH0786917 A JP H0786917A JP 5228938 A JP5228938 A JP 5228938A JP 22893893 A JP22893893 A JP 22893893A JP H0786917 A JPH0786917 A JP H0786917A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- mos transistor
- inverter circuit
- substrate
- control means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0018—Special modifications or use of the back gate voltage of a FET
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、インバータ回路に関
し、特に低電圧デバイスへの応用に適したインバータ回
路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an inverter circuit, and more particularly to an inverter circuit suitable for application to low voltage devices.
【０００２】[0002]
【従来の技術】近年のメガビット級の大容量ＤＲＡＭで
は、１個の乾電池動作を可能とするととともに、ＭＯＳ
トランジスタの微細化および信頼性確保の観点から、電
源電圧を１．５Ｖ前後に低減することが検討されてい
る。かかる低電圧デバイスでは、スケーリング則に従っ
てＭＯＳトランジスタのしきい値電圧（以下、Ｖｔとい
う。）が低く設定されるため、ＭＯＳトランジスタの弱
反転領域でのソースドレイン間リーク電流を低減するこ
とが技術的課題となる。2. Description of the Related Art In recent megabit-class large-capacity DRAMs, it is possible to operate a single dry cell,
From the viewpoint of miniaturization of the transistor and ensuring of reliability, reduction of the power supply voltage to about 1.5 V has been studied. In such a low-voltage device, the threshold voltage (hereinafter referred to as Vt) of the MOS transistor is set to a low value according to the scaling rule, so it is technically possible to reduce the leak current between the source and drain in the weak inversion region of the MOS transistor. It becomes an issue.
【０００３】図６に、低電圧デバイスに適用されるタイ
プのインバータ回路の例を示す。このインバータ回路で
は、Ｎチャンネル型ＭＯＳトランジスタＱ２と接地電圧
Ｖｓｓの間にスイッチＳと抵抗Ｒｓとが並列に挿入され
ており、Ｎチャンネル型ＭＯＳトランジスタＱ２の基板
は接地電圧Ｖｓｓに接続されている。そして、このよう
な構成を採用することにより、スタンバイ時（Ｎチャン
ネル型ＭＯＳトランジスタＱ２はオフ状態）に、スイッ
チＳを開放すると、ソースドレイン間リーク電流ＩLに
よって、Ｎチャンネル型ＭＯＳトランジスタＱ２のソー
ス電圧ＶSLが上昇する（ＶSL＝ＩL・Ｒｓ）。すると、
基板バイアス効果によりＶｔが上昇し、ソースドレイン
間リーク電流ＩLを低減することができる。一方、動作
時にはスイッチＳを閉じ、スイッチＳを介してソース電
圧ＶSをＶｓｓにバイアスすることにより、抵抗Ｒｓの
影響を除去し高速化を図っている。FIG. 6 shows an example of an inverter circuit of the type applied to low voltage devices. In this inverter circuit, the switch S and the resistor Rs are inserted in parallel between the N-channel MOS transistor Q2 and the ground voltage Vss, and the substrate of the N-channel MOS transistor Q2 is connected to the ground voltage Vss. By adopting such a configuration, when the switch S is opened in the standby state (the N-channel type MOS transistor Q2 is in the off state), the source-drain leak current I L causes the source of the N-channel type MOS transistor Q2. The voltage V SL rises (V SL = I L · Rs). Then,
Vt rises due to the substrate bias effect, and the source-drain leak current I L can be reduced. On the other hand, during operation, the switch S is closed, and the source voltage V S is biased to Vss via the switch S, thereby eliminating the influence of the resistor Rs and increasing the speed.
【０００４】なお、斯上した技術は、１９９３年ＶＬＳ
Ｉ回路シンポジウム技術論文ダイジェスト（1993 SYMPO
SIUM ON VLSI CIRCUITS／DIGEST OF TECHNICAL PAPERS)
の第４７頁〜第４８頁に記載されているものである。Incidentally, such a technique is based on the VLS in 1993.
I Circuit Symposium Technical Paper Digest (1993 SYMPO
SIUM ON VLSI CIRCUITS / DIGEST OF TECHNICAL PAPERS)
47 to 48.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、図６に
示すインバータ回路では、スタンバイ状態を検出しスイ
ッチＳの開閉を制御するクロックを必要とするため、回
路構成が複雑である問題点がある。また、当該インバー
タ回路では、スタンバイ時に抵抗Ｒｓを介してＮチャン
ネル型ＭＯＳトランジスタＱ２に基板電圧を印加してい
るが、基板電圧（ＶSL＝ＩL・Ｒｓ）を大きくしようと
すると、リーク電流ＩLが増加し、逆にリーク電流ＩLを
抑えようとすると、基板電圧がかからないという矛盾が
あり、このため十分リーク電流ＩLを低減できない問題
点がある。さらに、動作時にはスイッチＳを閉じるので
あるが、このときスイッチＳの抵抗（ＭＯＳトランジス
タのオン抵抗）がＮチャンネル型ＭＯＳトランジスタＱ
２のソース抵抗に付加され、回路の動作速度が低下する
という問題点もある。However, the inverter circuit shown in FIG. 6 requires a clock for detecting the standby state and controlling the opening / closing of the switch S, and therefore has a problem that the circuit configuration is complicated. Further, in the inverter circuit, the substrate voltage is applied to the N-channel type MOS transistor Q2 via the resistor Rs in the standby state. However, if the substrate voltage (V SL = I L · Rs) is increased, the leakage current I There is a contradiction that the substrate voltage is not applied if L increases and conversely the leak current I L is suppressed, so that there is a problem that the leak current I L cannot be sufficiently reduced. Further, the switch S is closed at the time of operation. At this time, the resistance of the switch S (ON resistance of the MOS transistor) is the N-channel type MOS transistor Q.
There is also a problem in that it is added to the source resistance of 2 and the operating speed of the circuit is reduced.
【０００６】[0006]
【課題を解決するための手段】本発明は、斯上した従来
の問題点に鑑みてなされたものであり、図１に示すよう
に、インバータ回路を構成するＮチャンネル型ＭＯＳト
ランジスタＱ２の基板（バックゲート）と入力端子ＩＮ
の間に、例えば図３に示すような電圧制御手段（１）を
設け、かかる電圧制御手段（１）によって、入力端子Ｉ
Ｎに印加される入力電圧が低下し、Ｎチャンネル型ＭＯ
ＳトランジスタＱ２がオフするように変化したときに、
かかる基板に対して負の基板電圧ＶSUBを印加し、しき
い値電圧ＶｔNを上昇させるものである。The present invention has been made in view of the above conventional problems, and as shown in FIG. 1, a substrate of an N-channel type MOS transistor Q2 constituting an inverter circuit ( Back gate) and input terminal IN
3, a voltage control means (1) as shown in FIG. 3 is provided, and the voltage control means (1) allows the input terminal I to be connected.
The input voltage applied to N drops and the N-channel MO
When the S transistor Q2 changes to turn off,
A negative substrate voltage VSUB is applied to such a substrate to raise the threshold voltage VtN.
【０００７】また、図２に示すように、上記の電圧制御
手段（１）と同様の第１電圧制御手段（１Ａ）を設け、
さらに、Ｐチャンネル型ＭＯＳトランジスタＱ１の基板
と入力端子ＩＮの間に第２電圧制御手段（２）を設けて
もよい。この場合、第２電圧制御手段（２）は、入力端
子ＩＮに印加される入力電圧が上昇し、Ｐチャンネル型
ＭＯＳトランジスタＱ１がオフするように変化したとき
に、かかる基板に対して正の基板電圧ＶSUB1を印加し、
そのしきい値電圧ＶtPを上昇させるものであり、上記の
電圧制御手段（１）とは逆導電型の構成となる。Further, as shown in FIG. 2, a first voltage control means (1A) similar to the above voltage control means (1) is provided,
Further, the second voltage control means (2) may be provided between the substrate of the P-channel type MOS transistor Q1 and the input terminal IN. In this case, when the input voltage applied to the input terminal IN rises and the P-channel type MOS transistor Q1 changes so as to turn off, the second voltage control means (2) makes the substrate positive with respect to the substrate. Applying voltage VSUB1
It raises the threshold voltage VtP, and is of a conductivity type opposite to that of the voltage control means (1).
【０００８】さらに、図２において、第１電圧制御手段
（１Ａ）を削除し、Ｐチャンネル型ＭＯＳトランジスタ
Ｑ１についてのみ、同様の電圧制御手段を設ける構成と
することもできる。Further, in FIG. 2, the first voltage control means (1A) may be omitted and the same voltage control means may be provided only for the P-channel type MOS transistor Q1.
【０００９】[0009]
【作用】本発明によれば、電圧制御手段（１）によって
インバータ回路の入力電圧の状態を検出し、これに基づ
いてＮチャンネル型ＭＯＳトランジスタＱ２に基板電圧
を供給するという構成を採用しているので、従来のよう
にスタンバイ状態を検出するクロックを必要としない。According to the present invention, the voltage control means (1) detects the state of the input voltage of the inverter circuit and supplies the substrate voltage to the N-channel type MOS transistor Q2 based on the detected state. Therefore, a clock for detecting the standby state is not required unlike the conventional case.
【００１０】また、従来のようにソースに抵抗Ｒｓを挿
入するという構成をとらず、直接Ｎチャンネル型ＭＯＳ
トランジスタＱ２に基板電圧SUBを供給するという構成
を採用しているので、しきい値電圧ＶｔNを上昇させ、
リーク電流を低減するという目的を確実に達成できる。
さらに、従来のように、Ｎチャンネル型ＭＯＳトランジ
スタＱ２のソースにスイッチＳの抵抗が付加されること
がないので、インバータ回路の動作を高速化できる利点
もある。Further, unlike the conventional structure, the resistance Rs is not inserted in the source, but a direct N-channel MOS is used.
Since the substrate voltage SUB is supplied to the transistor Q2, the threshold voltage VtN is raised,
The purpose of reducing the leak current can be reliably achieved.
Furthermore, unlike the conventional case, since the resistance of the switch S is not added to the source of the N-channel type MOS transistor Q2, there is an advantage that the operation of the inverter circuit can be speeded up.
【００１１】[0011]
【実施例】次に、本発明の一実施例を図３乃至図５に基
づいて説明する。本実施例にかかるインバータ回路の構
成は、図３に示すように、Ｐチャンネル型ＭＯＳトラン
ジスタＱ１およびＮチャンネル型ＭＯＳトランジスタＱ
２で構成されるインバータに対し、破線で囲まれた部分
の電圧制御手段（１）を設けたものである。そして、そ
の電圧制御手段（１）は、２つのＮチャンネル型ＭＯＳ
トランジスタＱ３およびＱ４によって構成され、ＭＯＳ
トランジスタＱ３のゲートは入力端子ＩＮに接続され、
ソースは接地電圧Ｖｓｓに接続され、ＭＯＳトランジス
タＱ４のゲートは出力端子ＯＵＴに接続され、ソースは
負の電圧源Ｖｓに接続されている。さらに、ＭＯＳトラ
ンジスタＱ３およびＱ４の共通接続点Ｎが、Ｎチャンネ
ル型ＭＯＳトランジスタＱ２の基板に接続されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, one embodiment of the present invention will be described with reference to FIGS. As shown in FIG. 3, the configuration of the inverter circuit according to the present embodiment has a P-channel type MOS transistor Q1 and an N-channel type MOS transistor Q.
The voltage control means (1) in the portion surrounded by the broken line is provided for the inverter constituted by 2. The voltage control means (1) is composed of two N-channel type MOSs.
MOS composed of transistors Q3 and Q4
The gate of the transistor Q3 is connected to the input terminal IN,
The source is connected to the ground voltage Vss, the gate of the MOS transistor Q4 is connected to the output terminal OUT, and the source is connected to the negative voltage source Vs. Further, the common connection point N of the MOS transistors Q3 and Q4 is connected to the substrate of the N-channel type MOS transistor Q2.
【００１２】なお、上記のインバ−タ回路を製造するに
は、Ｎ型Ｓｉ基板を使用したＣＭＯＳ製造プロセスを適
用できる。この場合、Ｎチャンネル型ＭＯＳトランジス
タＱ２の基板は、Ｐウエルで形成される。Ｎ型Ｓｉ基板
上に複数のインバ−タ回路を形成するときには、相互に
絶縁する必要があるため、インバ−タ回路ごとに別個の
Ｐウエルを形成する。To manufacture the above inverter circuit, a CMOS manufacturing process using an N-type Si substrate can be applied. In this case, the substrate of the N channel type MOS transistor Q2 is formed by the P well. When forming a plurality of inverter circuits on the N-type Si substrate, it is necessary to insulate them from each other, so that a separate P well is formed for each inverter circuit.
【００１３】次に、図３に示すインバータ回路の動作を
図４および図５に基づいて説明する。ここに、電源電圧
Ｖｃｃは１．５Ｖ、電圧源Ｖｓは−１．０Ｖ、また各Ｍ
ＯＳトランジスタのしきい値電圧Ｖｔは、以下のような
値であると仮定して説明するが、勿論これは本発明の範
囲を限定するものではない。なお、Ｖｂｓは、ソース基
板間電圧を表している。 Ｑ１： −０．６Ｖ（Ｖｂｓ＝０Ｖ） Ｑ２： ＋０．１Ｖ（Ｖｂｓ＝０Ｖ），＋０．５Ｖ（Ｖ
ｂｓ＝−１Ｖ） Ｑ３： ＋１．５Ｖ（Ｖｂｓ＝０Ｖ） Ｑ４： ＋２．０Ｖ（Ｖｂｓ＝０Ｖ） 今、入力電圧ＶＩＮが１．５Ｖのとき、出力電圧ＶＯＵ
Ｔは０Ｖであるので、これを受けてＭＯＳトランジスタ
Ｑ３はオン状態、ＭＯＳトランジスタＱ４はオフ状態と
なる。従ってＭＯＳトランジスタＱ２には基板電圧ＶSU
Bとして０Ｖが供給され、ＭＯＳトランジスタＱ２のＶ
ｔは０．１Ｖという低い値をとっている。なお、ＭＯＳ
トランジスタＱ３の基板は、共通接続点Ｎに接続されて
いるために、仮に該基板電圧が０Ｖ以上に上昇した場合
でも、ＰＮ接合の順方向電流が流れ、該基板電圧は０Ｖ
に抑えられる。Next, the operation of the inverter circuit shown in FIG. 3 will be described with reference to FIGS. 4 and 5. Here, the power supply voltage Vcc is 1.5V, the voltage source Vs is -1.0V, and each M
The threshold voltage Vt of the OS transistor will be described assuming the following value, but of course, this does not limit the scope of the present invention. Note that Vbs represents the voltage between the source and substrate. Q1: -0.6V (Vbs = 0V) Q2: + 0.1V (Vbs = 0V), + 0.5V (V
bs = -1V) Q3: + 1.5V (Vbs = 0V) Q4: + 2.0V (Vbs = 0V) Now, when the input voltage VIN is 1.5V, the output voltage VOU
Since T is 0V, the MOS transistor Q3 is turned on and the MOS transistor Q4 is turned off in response to this. Therefore, the substrate voltage VSU is applied to the MOS transistor Q2.
0V is supplied as B and V of the MOS transistor Q2
t has a low value of 0.1V. In addition, MOS
Since the substrate of the transistor Q3 is connected to the common connection point N, even if the substrate voltage rises to 0 V or more, the forward current of the PN junction flows and the substrate voltage is 0 V.
Can be suppressed to.
【００１４】次に、入力電圧ＶＩＮが低下していくと
（すなわち、ＭＯＳトランジスタＱ２がオフするように
変化すると）、これを受けてＭＯＳトランジスタＱ３の
ゲート電圧は下がり、ＭＯＳトランジスタＱ４のゲート
電圧は上がるので、基板電圧ＶSUBは負の方向ヘ除々に
下がっていき、これによりＶｔは０．１Ｖから高くなる
方向へ変化する。そして、入力電圧ＶＩＮが０Ｖになる
と、ＭＯＳトランジスタＱ３はオフ状態、ＭＯＳトラン
ジスタＱ４はオン状態となるので、基板電圧ＶSUBとし
ては、ＭＯＳトランジスタＱ４を介してＶｓ、すなわち
−１．０Ｖが供給され、Ｖｔは０．５Ｖという高い値に
変化する。これにより、スタンバイ時におけるＭＯＳト
ランジスタＱ２の弱反転領域でのソースドレイン間リー
ク電流が低減される。Next, when the input voltage VIN decreases (that is, when the MOS transistor Q2 changes so as to turn off), the gate voltage of the MOS transistor Q3 decreases accordingly, and the gate voltage of the MOS transistor Q4 changes. As the voltage rises, the substrate voltage VSUB gradually decreases in the negative direction, and Vt changes from 0.1 V to a higher direction. Then, when the input voltage VIN becomes 0V, the MOS transistor Q3 is turned off and the MOS transistor Q4 is turned on, so that Vs, that is, -1.0V is supplied as the substrate voltage VSUB through the MOS transistor Q4. Vt changes to a high value of 0.5V. This reduces the source-drain leak current in the weak inversion region of the MOS transistor Q2 during standby.
【００１５】このように、本発明によれば、インバータ
の入力状態に応じて、電圧制御手段（１）により、直接
ＭＯＳトランジスタＱ２に基板電圧ＶSUB2を供給すると
いう構成を採用しているので、従来のようにスタンバイ
状態を検出するクロックを必要とせず、かつ確実にリー
ク電流を低減できる。また、図１から明らかなように、
入力電圧ＶＩＮの変化と同じ方向に基板電圧ＶSUBが変
化するので、ＭＯＳトランジスタＱ２のゲート容量の充
放電電流が減少する利点もある。As described above, according to the present invention, the voltage control means (1) directly supplies the substrate voltage VSUB2 to the MOS transistor Q2 in accordance with the input state of the inverter. As described above, a clock for detecting the standby state is not required, and the leak current can be surely reduced. Also, as is clear from FIG.
Since the substrate voltage VSUB changes in the same direction as the change of the input voltage VIN, there is also an advantage that the charge / discharge current of the gate capacitance of the MOS transistor Q2 decreases.
【００１６】図５に、Ｎチャンネル型ＭＯＳトランジス
タＱ２のlog Ｉds 対Ｖｇｓ特性を示す。ここで、Ｖｇ
ｓは、ゲートドレイン間電圧であり、入力電圧ＶＩＮと
等価である。この図からも明らかなように、本発明によ
るlog Ｉds 対Ｖｇｓ特性曲線（実線で示す。）は、Ｖ
ｇｓ（ＶＩＮ）が低い側で、Ｖｂｓ＝−１Ｖの場合の曲
線に漸近している。一方、Ｖｇｓ（ＶＩＮ）が高い側で
は、Ｖｂｓ＝０Ｖの曲線に漸近している。従って、本発
明によれば、弱反転領域でのソースドレイン間リーク電
流が低減されるとともに、強反転領域での電流駆動能力
が向上することがわかる。FIG. 5 shows the log Ids vs. Vgs characteristics of the N-channel MOS transistor Q2. Where Vg
s is a gate-drain voltage, which is equivalent to the input voltage VIN. As is clear from this figure, the log Ids vs. Vgs characteristic curve (shown by the solid line) according to the present invention is V.
On the side where gs (VIN) is low, the curve is asymptotic to the curve when Vbs = -1V. On the other hand, on the side where Vgs (VIN) is high, the curve gradually approaches the curve of Vbs = 0V. Therefore, according to the present invention, it is understood that the source-drain leakage current in the weak inversion region is reduced and the current driving capability in the strong inversion region is improved.
【００１７】以上で、本発明のＣＭＯＳ型のインバータ
への適用について説明したが、本発明は、ＮＭＯＳ型イ
ンバータやＰＭＯＳ型インバータに対しても同様に適用
できることは明らかである。さらに、ＣＭＯＳ型のイン
バータについて、図３に示す電圧制御手段（１）と同様
の回路手段をＰチャンネル型ＭＯＳトランジスタＱ１に
ついて設けることもできる。つまり、この場合ＭＯＳト
ランジスタＱ３およびＱ４をＰチャンネル型とし、かつ
電圧源Ｖｓを正極性とすればよい。Although the application of the present invention to the CMOS type inverter has been described above, it is obvious that the present invention can be similarly applied to the NMOS type inverter and the PMOS type inverter. Further, for the CMOS type inverter, circuit means similar to the voltage control means (1) shown in FIG. 3 can be provided for the P channel type MOS transistor Q1. That is, in this case, the MOS transistors Q3 and Q4 may be P-channel type, and the voltage source Vs may be positive.
【００１８】[0018]
【発明の効果】以上説明したように、本発明によれば、
電圧制御手段（１）によってインバータ回路の入力電圧
の状態を検出し、これに基づいてＮチャンネル型ＭＯＳ
トランジスタＱ２に基板電圧を供給するという構成を採
用しているので、従来のようにスタンバイ状態を検出す
るクロックを必要とせず、回路構成が簡便である利点が
ある。As described above, according to the present invention,
The voltage control means (1) detects the state of the input voltage of the inverter circuit, and based on this, the N-channel MOS
Since the configuration in which the substrate voltage is supplied to the transistor Q2 is adopted, there is an advantage that the circuit configuration is simple without requiring a clock for detecting a standby state as in the conventional case.
【００１９】また、従来のようにソースに抵抗Ｒｓを挿
入するという構成をとらず、直接Ｎチャンネル型ＭＯＳ
トランジスタＱ２に基板電圧ＶSUBを供給するという構
成を採用しているので、しきい値電圧ＶｔNを上昇さ
せ、リーク電流を低減するという所期の目的を確実に達
成できる。さらに、従来のように、Ｎチャンネル型ＭＯ
ＳトランジスタＱ２のソースにスイッチＳの抵抗が付加
されることがないので、インバータ回路の動作を高速化
できる利点もある。Further, unlike the conventional structure, the resistance Rs is not inserted in the source, and the N channel type MOS is directly connected.
Since the structure in which the substrate voltage VSUB is supplied to the transistor Q2 is adopted, the intended purpose of increasing the threshold voltage VtN and reducing the leak current can be reliably achieved. Furthermore, as in the past, N-channel MO
Since the resistance of the switch S is not added to the source of the S transistor Q2, there is also an advantage that the operation of the inverter circuit can be speeded up.
【図１】本発明のインバータ回路を示す回路図である。FIG. 1 is a circuit diagram showing an inverter circuit of the present invention.
【図２】本発明のインバータ回路を示す回路図である。FIG. 2 is a circuit diagram showing an inverter circuit of the present invention.
【図３】本発明のインバータ回路を示す回路図である。FIG. 3 is a circuit diagram showing an inverter circuit of the present invention.
【図４】本発明のインバータ回路の特性を示す図であ
る。FIG. 4 is a diagram showing characteristics of the inverter circuit of the present invention.
【図５】本発明のインバータ回路のＭＯＳトランジスタ
Ｑ２の特性を示す図である。FIG. 5 is a diagram showing characteristics of a MOS transistor Q2 of the inverter circuit of the present invention.
【図６】従来のインバータ回路を示す回路図である。FIG. 6 is a circuit diagram showing a conventional inverter circuit.
１ 電圧制御手段 １Ａ 第１電圧制御手段 ２ 第２電圧制御手段 Ｑ１ Ｐチャンネル型ＭＯＳトランジスタ Ｑ２，Ｑ３，Ｑ４ Ｎチャンネル型ＭＯＳトランジスタ ＩＮ 入力端子 ＯＵＴ 出力端子 1 Voltage Control Means 1A First Voltage Control Means 2 Second Voltage Control Means Q1 P-Channel MOS Transistors Q2, Q3, Q4 N-Channel MOS Transistors IN Input Terminal OUT Output Terminal
Claims (4)
くとも一導電型ＭＯＳトランジスタを含むインバータ回
路において、 前記ＭＯＳトランジスタの基板に接続する電圧制御手段
を設け、該電圧制御手段は、前記入力端子に印加される
入力電圧が前記ＭＯＳトランジスタをオフするように変
化したことに基づいて、前記ＭＯＳトランジスタの基板
に対し、しきい値電圧を上げるような極性の基板電圧を
直接供給することを特徴とするインバータ回路。1. An inverter circuit having an input terminal and an output terminal and including at least one conductivity type MOS transistor, wherein voltage control means connected to a substrate of the MOS transistor is provided, and the voltage control means comprises the input terminal. A substrate voltage having a polarity that raises a threshold voltage is directly supplied to the substrate of the MOS transistor based on a change in an input voltage applied to the MOS transistor so as to turn off the MOS transistor. Inverter circuit to do.
バータ回路であることを特徴とする請求項１記載のイン
バータ回路。2. The inverter circuit according to claim 1, wherein the inverter circuit is a CMOS type inverter circuit.
ータ回路であって、前記電圧制御回路をＰチャンネル型
ＭＯＳトランジスタとＮチャンネル型ＭＯＳトランジス
タのうち一方のみに設けたことを特徴とする請求項２記
載のインバータ回路。3. The inverter circuit is a CMOS type inverter circuit, and the voltage control circuit is provided only in one of a P-channel type MOS transistor and an N-channel type MOS transistor. Inverter circuit.
ータ回路であって、前記電圧制御回路をＰチャンネル型
ＭＯＳトランジスタとＮチャンネル型ＭＯＳトランジス
タの両方に設けたことを特徴とする請求項２記載のイン
バータ回路。4. The inverter circuit according to claim 2, wherein the inverter circuit is a CMOS inverter circuit, and the voltage control circuit is provided in both a P-channel MOS transistor and an N-channel MOS transistor. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5228938A JPH0786917A (en) | 1993-09-14 | 1993-09-14 | Inverter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5228938A JPH0786917A (en) | 1993-09-14 | 1993-09-14 | Inverter circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786917A true JPH0786917A (en) | 1995-03-31 |
Family
ID=16884212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5228938A Pending JPH0786917A (en) | 1993-09-14 | 1993-09-14 | Inverter circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786917A (en) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5892382A (en) * | 1997-03-25 | 1999-04-06 | Mitsubishi Denki Kabushiki Kaisha | Current mode logic circuit, source follower circuit and flip flop circuit |
| US6100563A (en) * | 1996-05-30 | 2000-08-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device formed on SOI substrate |
| WO2000077785A1 (en) * | 1999-06-15 | 2000-12-21 | Hitachi, Ltd. | Reproduction system and integrated circuit |
| KR100283839B1 (en) * | 1995-06-06 | 2001-04-02 | 니시무로 타이죠 | Semiconductor integrated circuit device |
| US6225846B1 (en) | 1997-01-23 | 2001-05-01 | Mitsubishi Denki Kabushiki Kaisha | Body voltage controlled semiconductor integrated circuit |
| US6469568B2 (en) | 1999-12-24 | 2002-10-22 | Sharp Kabushiki Kaisha | Metal oxide semiconductor transistor circuit and semiconductor integrated circuit using the same |
| KR100458739B1 (en) * | 1999-04-15 | 2004-12-03 | 미쓰비시덴키 가부시키가이샤 | Semiconductor device |
| JP2006237760A (en) * | 2005-02-23 | 2006-09-07 | Renesas Technology Corp | Semiconductor integrated circuit device |
| USRE42494E1 (en) | 1996-12-17 | 2011-06-28 | Texas Instruments Incorporated | Preventing drain to body forward bias in a MOS transistor |
| FR2970611A1 (en) * | 2011-01-14 | 2012-07-20 | St Microelectronics Sa | OUTPUT STAGE FORMED IN AND ON A SOI-TYPE SUBSTRATE |
| WO2021131840A1 (en) * | 2019-12-24 | 2021-07-01 | ソニーセミコンダクタソリューションズ株式会社 | Semiconductor element |
-
1993
- 1993-09-14 JP JP5228938A patent/JPH0786917A/en active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100283839B1 (en) * | 1995-06-06 | 2001-04-02 | 니시무로 타이죠 | Semiconductor integrated circuit device |
| US6100563A (en) * | 1996-05-30 | 2000-08-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device formed on SOI substrate |
| USRE42494E1 (en) | 1996-12-17 | 2011-06-28 | Texas Instruments Incorporated | Preventing drain to body forward bias in a MOS transistor |
| US6225846B1 (en) | 1997-01-23 | 2001-05-01 | Mitsubishi Denki Kabushiki Kaisha | Body voltage controlled semiconductor integrated circuit |
| US6104214A (en) * | 1997-03-25 | 2000-08-15 | Mitsubishi Denki Kabushiki Kaisha | Current mode logic circuit, source follower circuit, and flip flop circuit |
| US5892382A (en) * | 1997-03-25 | 1999-04-06 | Mitsubishi Denki Kabushiki Kaisha | Current mode logic circuit, source follower circuit and flip flop circuit |
| KR100458739B1 (en) * | 1999-04-15 | 2004-12-03 | 미쓰비시덴키 가부시키가이샤 | Semiconductor device |
| WO2000077785A1 (en) * | 1999-06-15 | 2000-12-21 | Hitachi, Ltd. | Reproduction system and integrated circuit |
| US6469568B2 (en) | 1999-12-24 | 2002-10-22 | Sharp Kabushiki Kaisha | Metal oxide semiconductor transistor circuit and semiconductor integrated circuit using the same |
| JP4609884B2 (en) * | 2005-02-23 | 2011-01-12 | ルネサスエレクトロニクス株式会社 | Semiconductor integrated circuit device |
| JP2006237760A (en) * | 2005-02-23 | 2006-09-07 | Renesas Technology Corp | Semiconductor integrated circuit device |
| FR2970611A1 (en) * | 2011-01-14 | 2012-07-20 | St Microelectronics Sa | OUTPUT STAGE FORMED IN AND ON A SOI-TYPE SUBSTRATE |
| US8629721B2 (en) | 2011-01-14 | 2014-01-14 | Stmicroelectronics Sa | Output stage formed inside and on top of an SOI-type substrate |
| WO2021131840A1 (en) * | 2019-12-24 | 2021-07-01 | ソニーセミコンダクタソリューションズ株式会社 | Semiconductor element |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3184265B2 (en) | Semiconductor integrated circuit device and control method therefor | |
| US6300796B1 (en) | High voltage PMOS level shifter | |
| KR940003809B1 (en) | Ttl to cmos input buffer | |
| US6222394B1 (en) | SOI CMOS sense amplifier with enhanced matching characteristics and sense point tolerance | |
| US6628160B2 (en) | Semiconductor integrated circuit for low-voltage high-speed operation | |
| US6043681A (en) | CMOS I/O circuit with high-voltage input tolerance | |
| US6441663B1 (en) | SOI CMOS Schmitt trigger circuits with controllable hysteresis | |
| US7486127B2 (en) | Transistor switch with integral body connection to prevent latchup | |
| JP3686174B2 (en) | Semiconductor integrated circuit device | |
| JPH0786917A (en) | Inverter circuit | |
| EP0713167A1 (en) | A voltage level converter | |
| JP2001168693A (en) | Analog switch including two complementary mos electric field effect transistors | |
| JPH0795046A (en) | Cmos type inverter circuit | |
| US6288586B1 (en) | Circuit for standby current reduction | |
| JPH0786910A (en) | Output driving circuit | |
| JP3927312B2 (en) | Input amplifier | |
| JP3144370B2 (en) | Semiconductor device | |
| JPH10187270A (en) | Semiconductor integrated circuit device | |
| JPH09307420A (en) | Output butter | |
| JPH06197001A (en) | Level conversion circuit | |
| JPS62125713A (en) | Semiconductor integrated circuit | |
| JP2590574B2 (en) | High voltage switching circuit | |
| KR100367528B1 (en) | Semiconductor integrated circuit device | |
| JP3559750B2 (en) | CMOS inverter circuit | |
| KR100281146B1 (en) | CMOS NAND Circuit |