JPH03206709A - Power-on reset circuit - Google Patents

Power-on reset circuit

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JPH03206709A
JPH03206709A JP185090A JP185090A JPH03206709A JP H03206709 A JPH03206709 A JP H03206709A JP 185090 A JP185090 A JP 185090A JP 185090 A JP185090 A JP 185090A JP H03206709 A JPH03206709 A JP H03206709A
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JP
Japan
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channel mos
power supply
mos transistor
supply line
pair
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JP185090A
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Inventor
Akira Yugawa
湯川 彰
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NEC Corp
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Abstract

PURPOSE:To attain sure power-on reset independently of the time constant of a power supply and a power voltage by providing a transistor(TR) pair, a constant current source, a resistor, a capacitor, a reference voltage generating circuit, a TR and an inverting amplifier. CONSTITUTION:The circuit consists of P-channel MOS TR pairs l,2,N-channel MOS TR pairs 3, 4, a constant current source 5, a resistor 10, a capacitor 11, a reference voltage generating circuit 7, a P-channel MOS TR 6 and inverting amplifiers 8, 9. Thus, a reset signal is generated surely independently of the rise time constant of a power voltage and even when the power voltage is decreased to a voltage near the operating limit of a semiconductor integrated circuit, a reset signal is surely generated.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバワーオン・リセット回路に関し、特に、CM
OS型の半導体集積回路に搭載され、当該半導体集積回
路における電源立ち上り時に、所定のリセット信号を発
生するパワーオン・リセット回路に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a power-on reset circuit, and particularly to a power-on reset circuit.
The present invention relates to a power-on reset circuit that is mounted on an OS-type semiconductor integrated circuit and generates a predetermined reset signal when power is turned on in the semiconductor integrated circuit.

〔従来の技術〕[Conventional technology]

従来、この種のパワーオン・リセット回路は、その一例
が第2図に示されるように、一対の電源線(電源線10
6およびアース)に接続された抵抗27およひ蓄電器2
8を直列に接続したC−R遅延回路に、シュミソト回路
29を組合せた回路が用いられている、 この従未例においては、電源投入時には、抵抗27と蓄
電器28の接続点の電圧は、蓄電器28を充電する時間
だけ電圧L昇が遅れるため、シュミット回路29の出力
は高電圧に保持された状態でスタートする。一定時間後
、前記接続点における電圧がシュミ=, l−回路29
のしきい値電圧を越える時点において、シュミット回路
29の出力電圧は論理レベルOとなる。この電源投入時
におけるシュミット回路29の高電圧出力107が通常
リセット信号として用いられる。この従来例のパワーオ
ン・リセット回路は、直流電流経路がないので消費電流
が非常に小さいパワーオン・リセット回路として利用さ
れている。
Conventionally, this type of power-on reset circuit, as shown in FIG.
6 and ground) and the resistor 27 and capacitor 2 connected to
In this conventional example, when the power is turned on, the voltage at the connection point between the resistor 27 and the capacitor 28 is equal to that of the capacitor. Since the rise of the voltage L is delayed by the time required to charge the Schmitt circuit 28, the output of the Schmitt circuit 29 starts with being held at a high voltage. After a certain period of time, the voltage at the connection point becomes Schmi=, l-circuit 29
The output voltage of the Schmitt circuit 29 becomes logic level O at the point in time when the threshold voltage of . The high voltage output 107 of the Schmitt circuit 29 when the power is turned on is normally used as a reset signal. This conventional power-on reset circuit has no DC current path, so it is used as a power-on reset circuit with very low current consumption.

〔発明か解決しようとする課題〕[Invention or problem to be solved]

上述した従来のパワーオン・リセット回路においては、
C−R回路の時定数に起因する遅延時間を利用している
ため、電源が、この時定数を越える程度の低速度にて立
上る場合には、シュミソト回路の出力は低電圧を維持し
たままの状態でリセット信号を出力しないため、本来の
パワーオン・リセット回路としての機能が損われてしま
うという欠点がある。
In the conventional power-on reset circuit described above,
Since the delay time caused by the time constant of the C-R circuit is used, if the power supply starts up at a slow enough speed to exceed this time constant, the output of the Schmidt circuit will remain at a low voltage. Since the reset signal is not output in this state, there is a drawback that the original function as a power-on reset circuit is impaired.

また、一旦、電源が立上った以後において、電源電圧が
半導体集積回路の動作電圧以下になる状態においても、
その電圧が殆ど零電圧に近くならないと、次に電源電圧
が上昇してもリセット信号が出力されない。従って,電
源電圧が何らかの原因にて低下した後に復帰するような
場合、正常な電源電圧が供給されないために、半導体集
積回路が正常に動作しなくなるという欠点がある。
Furthermore, even in a state where the power supply voltage is lower than the operating voltage of the semiconductor integrated circuit once the power is turned on,
If the voltage does not reach almost zero voltage, the reset signal will not be output even if the power supply voltage increases next time. Therefore, if the power supply voltage drops for some reason and then returns to normal, there is a drawback that the semiconductor integrated circuit will not operate normally because the normal power supply voltage will not be supplied.

〔課題を解決するための手段〕[Means to solve the problem]

本発明のバワーオン・リセット回路は、第1の電源線お
よび前記第■の電源線よりも低電位の第2の電源線を含
む一対の電源線に対応して、前記第1の電源線に共通ソ
ース接続され、ゲートが相互のドレインに対して交差接
続されるPチャネルMOSトランジスタ対と、ドレイン
が、それぞれ前記PチャネルMOSトランジスタ対のド
レインに対して個別に接続され、それぞれのソースが共
通接続されるとともに、相互にしきい値電圧が異なるN
チャネルMOSトランジスタ対と、前記NチャネルMO
Sトランジスタ対の共通ソース接続点と、前記第2の電
源線との間に接続される定電流源と、前記第1の電源線
と、前記NチャネルMOSトランジスタ対の内の一方の
NチャネルMOSトランジスタAのゲートとの間に接続
される抵抗と、前記第2の電源線と、前記NチャネルM
OSトランジスタAのゲートとの間に接続される蓄電器
と、前記NチャネルMOSトランジスタ対の内の他方の
NチャネルMOSトランジスタBのゲートに対して、所
定の基準電圧を供給する基準電圧発生回路と、前記第1
の電源線にソースが接続され、ゲートおよびドレインが
前記NチャネルMOSトランジスタBのドレインに接続
されるPチャネルMOSトランジスタと、前記Nチャネ
ルMOSトランジスタBのドレインの電圧を入力とし、
所定の反転出力電圧をリセ・7 t−信号として出力す
る反転増幅器と、を備えて構戒される,また、本発明の
パワーオンーリセット回路は、第1の電源線および前記
第1の電源線よりも低電位の第2の電源線含む一対の電
源線に対応して、前記第2の電源線に共通ソース接続さ
れ、ゲートが相互のドレインに対して交差接続されるN
チャネルMOSトランジスタ対と、ドレインが、それぞ
れ前記NチャネルMOSトランジスタ対のドレインに対
して個別に接続され、それぞれのソースが共通接続され
るとともに、相互にしきい値電圧が異なるPチャネルM
OSトランジスタ対と、前記PチャネルMOSトランジ
スタ対の共通ソース接続点と、前記第1の電源線との間
に接続される定電流源と、前記第2の電源線と、前記P
チャネルMOSトランジスタ対の内の一方のPチャネル
MOSトランジスタAのゲートとの間に接続される抵抗
と、前記第1の電源線と、前記PチャネルMOSトラン
ジスタAのゲートとの間に接続される蓄電器と、前記P
チャネルMOSトランジスタ対の内の他方のPチャネル
MOSトランジスタBのゲートに対して、所定の基準電
圧を供給する基準電圧発生回路と、前記第2の電源線に
ソースが接続され、ゲートおよびドレーインが前記Pチ
ャネルMOSトランジスタBのドレインに接続されるN
チ↑ネルMOSトランジスタと、前記Pチャネル■OS
トランジスタBのドレインの電圧を入力とし、所定の反
転出力電圧をり,セット信号として出力する反転増幅器
と、を備えて構成してもよい。
The power-on reset circuit of the present invention corresponds to a pair of power supply lines including a first power supply line and a second power supply line having a lower potential than the second power supply line, and is common to the first power supply line. A pair of P-channel MOS transistors whose sources are connected and whose gates are cross-connected to each other's drains, whose drains are individually connected to the drains of the pair of P-channel MOS transistors, and whose sources are commonly connected. and N with mutually different threshold voltages.
a channel MOS transistor pair and the N-channel MO
a constant current source connected between a common source connection point of the S transistor pair and the second power supply line, the first power supply line, and one N-channel MOS of the N-channel MOS transistor pair; a resistor connected between the gate of transistor A, the second power supply line, and the N-channel M
a reference voltage generation circuit that supplies a predetermined reference voltage to a capacitor connected between the gate of the OS transistor A and the gate of the other N-channel MOS transistor B of the N-channel MOS transistor pair; Said first
a P-channel MOS transistor whose source is connected to a power supply line, and whose gate and drain are connected to the drain of the N-channel MOS transistor B, and the voltage of the drain of the N-channel MOS transistor B is input;
The power-on-reset circuit of the present invention includes an inverting amplifier that outputs a predetermined inverted output voltage as a reset signal. A common source is connected to the second power supply line, and the gates are cross-connected to each other's drains.
A pair of channel MOS transistors whose drains are individually connected to the drains of the pair of N-channel MOS transistors, whose sources are commonly connected, and whose threshold voltages are different from each other.
a constant current source connected between the OS transistor pair, the common source connection point of the P channel MOS transistor pair, and the first power supply line, the second power supply line, and the P channel MOS transistor pair;
a resistor connected between the gate of one P-channel MOS transistor A of the pair of channel MOS transistors; and a capacitor connected between the first power supply line and the gate of the P-channel MOS transistor A. and the above P
A reference voltage generating circuit supplies a predetermined reference voltage to the gate of the other P channel MOS transistor B of the pair of channel MOS transistors, a source is connected to the second power supply line, and the gate and drain are connected to the second power supply line. N connected to the drain of P channel MOS transistor B
Channel↑channel MOS transistor and the P-channel ■OS
It may be configured to include an inverting amplifier that receives the voltage at the drain of the transistor B as an input, and outputs a predetermined inverted output voltage as a set signal.

い。stomach.

r実施例〕 次に、本発明について図面を参照して説明する。第1図
は、本発明の第1の実施例の回路図である。
Embodiment] Next, the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram of a first embodiment of the present invention.

第1図に示されるように、本実施例は、第1および第2
の電源線101および102に対応して、第1の電源線
101に共通ソース接続され、ゲートが相互のドレイン
に対して交差接続されるPチャネルMOSトランジスタ
1および2と、ドレインが、それぞれPチャネルMOS
トランジスタ1および2のドレインに肘して個別に接続
され,それぞれのソースか共通接続されるとともに、相
互にしきい値電圧か異なるNチャネルMOSトランジス
タ3および4と、ドレインかNチャネルMOSトランジ
スタ3およひ40共通ソース接続点に接続され、ソース
か第2の電源線102に接続されて、定電流源として機
能するNチャネルMOSトランジスタ5と,第1の電源
線101にソースが接続され、ゲートおよびドレインが
PチャネルMOSトランジスタ4のドレインに接続され
るPチャネルMOSトランジスタ6と、NチャネルMO
Sトランジスタ4および5のゲートに、所定の基準電圧
を供給する基準電圧発生回路に含まれるNチャネルMO
Sトランジスタ7および抵抗l2と、NチャネルMOS
トランジスタ4のドレインの電圧を人力とする反転増幅
器に含まれるPチャネルMOSトランジスタ8,Nチャ
ネルMOSトランジスタ9および蓄電器l3と、第1の
電源線101とNチャネルMOSトランジスタ3のゲー
トとの間に接続される抵抗10と、第の電源線102と
NチャネルM O S hランシスタ3の9−トとの間
に接続される蓄電器l1と、を備えて構或される。
As shown in FIG. 1, in this embodiment, the first and second
Corresponding to power supply lines 101 and 102, P-channel MOS transistors 1 and 2 have a common source connected to the first power supply line 101 and have gates cross-connected to each other's drains; M.O.S.
N-channel MOS transistors 3 and 4 are connected individually to the drains of transistors 1 and 2, and their sources are commonly connected and have mutually different threshold voltages; N-channel MOS transistor 5 whose source is connected to the common source connection point 40 and whose source is connected to the second power supply line 102 to function as a constant current source, whose source is connected to the first power supply line 101 and whose gate and A P-channel MOS transistor 6 whose drain is connected to the drain of the P-channel MOS transistor 4, and an N-channel MOS
An N-channel MO included in a reference voltage generation circuit that supplies a predetermined reference voltage to the gates of S transistors 4 and 5.
S transistor 7 and resistor l2, and N channel MOS
Connected between the P-channel MOS transistor 8, N-channel MOS transistor 9, and capacitor l3 included in the inverting amplifier that uses the voltage at the drain of the transistor 4, and the first power supply line 101 and the gate of the N-channel MOS transistor 3. and a capacitor l1 connected between the second power supply line 102 and the terminal 9 of the N-channel MOSH transistor 3.

第1図において、供給電源かOVから−h 1すると、
NチャネルM O S I〜ランシスタ3およひ4のゲ
ートは、共に上界してゆく。ここにおいて、Nチャネル
M O S トランジスタ4のしきい値電圧は、Nチャ
ネルMOSI一ランジスタ3およひ5のしきい値′毛圧
よりも低く設定されているため、NチャネルM O S
 トランジスタ4か最初にオンとなる。史に電圧か七昇
して、PチャネルMOSトランジスタ1.2およひ6か
オンになると、既にNチャネルMOSトランジスタ4か
オンしているため、NチャネlレM O S }ラ冫′
シスタ・1のドレインの電圧が低下1−、逆に、Nチャ
ネルM O S トランジスタ3のドレインの電圧は上
昇する。
In Figure 1, if -h 1 is applied from the power supply or OV,
The gates of N-channel MOSI~Runsistors 3 and 4 are both rising. Here, the threshold voltage of the N-channel MOSI transistor 4 is set lower than the threshold voltage of the N-channel MOSI transistors 3 and 5.
Transistor 4 turns on first. When the voltage rises and P channel MOS transistors 1, 2 and 6 turn on, N channel MOS transistor 4 is already on, so the N channel MOS transistor 4 turns on.
The voltage at the drain of sister 1 decreases 1-, and conversely, the voltage at the drain of N-channel MOS transistor 3 increases.

電源電圧が更に上昇すると、NチャネルMOSトランジ
スタ・1に琉れる電流よりもNチャネルMO S }−
ランンスタ3に流れる電流の方が多くなり、Nチャネル
M O S l−ランシスタ3のドレインの電圧か上昇
する。このNチャネルMOS?−ランジスタ3のドレイ
ンの電圧かPチャネルMOSトランジスタ2のしきい値
電圧を越えると、NチャネルMOSトランジスタ4のド
レインの電圧が急上昇し、ほぼ電源電圧に等しくなる。
When the power supply voltage further increases, the current flowing into the N-channel MOS transistor 1 becomes larger than the current flowing to the N-channel MOS transistor 1.
The current flowing through the transistor 3 increases, and the voltage at the drain of the N-channel MOSI transistor 3 increases. This N channel MOS? - When the voltage at the drain of transistor 3 exceeds the threshold voltage of P-channel MOS transistor 2, the voltage at the drain of N-channel MOS transistor 4 rises rapidly and becomes almost equal to the power supply voltage.

このNチャネルMOSトランジスタ4のドレインの電圧
は、反転増幅器に含まれるPチャネルMOSトランジス
タ8のゲートに入力されるが、このため、反転増幅器の
出力すなわちリセット信号103は、論理レベル0から
論理レヘルlに変化する。そして、NチャネルMOSト
ランジスタ4のドレインの電圧が、それ以上の電圧に上
昇しても論理状態は変化せず、リセット信号103は、
そのまま保持される。
The voltage at the drain of the N-channel MOS transistor 4 is input to the gate of the P-channel MOS transistor 8 included in the inverting amplifier. Therefore, the output of the inverting amplifier, that is, the reset signal 103 changes from logic level 0 to logic level Changes to Even if the drain voltage of the N-channel MOS transistor 4 rises to a higher voltage, the logic state does not change, and the reset signal 103 becomes
It will be retained as is.

次に、反転増幅器の出力が論理レベルOから論埋レヘル
】に転移している状態、すなわちリセット信号103が
保持されている状態において、電源電圧か低下した場合
には、当該電源電圧が、NチャネルMOSトランジスタ
3および4の共通ソース接続点の電圧とNチャネルMO
Sトランジスタ3のしきい値電圧との和か、またはNチ
ャネルM0Sトランジスタ3』3よひ4の共通ソース接
続点の電圧とPチャネルMOSトラ〉′ジスタ1のしき
い値電圧との和の何れか大きい方の電圧を越えると,N
チャネルM O S +−ランシスタ3には電流か琉れ
なくなり、NチャネルMOSトランジスタ4の方に重流
か流れるようになるため、NチャネルMOSトランジス
タ4のドレインの電圧か低下して、再ひ反転増幅器の出
力は論埋{となり、リセット信号l03か出力される。
Next, when the power supply voltage decreases in a state where the output of the inverting amplifier has transitioned from logic level O to logic level 0, that is, in a state where the reset signal 103 is held, the power supply voltage becomes N Voltage at common source connection point of channel MOS transistors 3 and 4 and N-channel MO
Either the sum of the threshold voltage of the S transistor 3 or the sum of the voltage at the common source connection point of the N-channel MOS transistors 3 and 4 and the threshold voltage of the P-channel MOS transistor 1. When the voltage exceeds the larger voltage, N
Since the current no longer flows through the channel MO S +- run transistor 3 and a heavy current flows toward the N-channel MOS transistor 4, the voltage at the drain of the N-channel MOS transistor 4 decreases and is reversed again. The output of the amplifier becomes logical, and the reset signal l03 is output.

なお、NチャネルMOSトランジスタ3および4の共通
ソース接続点の電圧は、NチャネルMOSトランジスタ
4のゲートの電圧よりも、ほぼNチャネルMOSトラン
ジスタ4のしきい値電圧たけ低い電圧であるため、電源
電圧か低下して、本回路か正常に動作するr限の電圧よ
りも少し高い電圧でリセット信号■03を発生させるこ
とかできる。
Note that the voltage at the common source connection point of N-channel MOS transistors 3 and 4 is lower than the voltage at the gate of N-channel MOS transistor 4 by approximately the threshold voltage of N-channel MOS transistor 4; It is possible to generate the reset signal 03 at a voltage slightly higher than the r limit voltage at which this circuit normally operates.

また、電源電圧が急激に立上った場合には、Nチャネル
MOSトランジスタ3のゲートの電圧の上昇は、Nチャ
ネルMOSトランジスタ4のゲートの電圧の上昇よりも
遅く、且つ、NチャネルMOSトランジスタ4のドレイ
ンの電圧の上界が、NチャネルMOSトラ〉′ジスタ3
のドレインの電圧の上昇よりも遅いため、NチャネルM
OSトランジスタ3のゲー1・の電圧が十分に上昇する
まての間は、反転増幅器出力は論理lを出力し続け、リ
セット信号103が継続して出力される。
Furthermore, when the power supply voltage rises rapidly, the voltage at the gate of N-channel MOS transistor 3 rises more slowly than the voltage at the gate of N-channel MOS transistor 4. The upper limit of the drain voltage of the N-channel MOS transistor
N-channel M
Until the voltage at the gate 1 of the OS transistor 3 rises sufficiently, the inverting amplifier output continues to output logic 1, and the reset signal 103 continues to be output.

なお、上記の説明においては、NチャネルMOSトラン
ジスタ4は、エンハンスメント型またはノンドープ型の
NチャネルMOSトランジスタであるものと仮定して動
作説明を行ったが、デブレッション型のNチャネルMO
Sトランジスタが利用できる場合には、NチャネルMO
Sトランジスタ4のゲート電位を接地電位としてもよい
In the above description, the operation was explained assuming that the N-channel MOS transistor 4 is an enhancement type or non-doped type N-channel MOS transistor.
If an S transistor is available, an N-channel MO
The gate potential of the S transistor 4 may be set to the ground potential.

次に、本発明の第2の実施例について説明する。第2図
は、第2の実施例の回路図である。
Next, a second embodiment of the present invention will be described. FIG. 2 is a circuit diagram of the second embodiment.

第2図に示されるように、本実施例は、第1および第2
の電源線104および105に対応して、第2の電源線
105に共通ソース接続され、ゲートが相互のドレイン
に対して交差接続されるNチャネルM O S トラン
ジスタl7およひ18と、ドレインか、それぞれNチャ
ネルMOSトランジスタl7およびl8のドレインに対
して個別に接続され、それぞれのソースか共道接続され
るとともに、相互にしきい値電圧か異なるPチャネルM
OSトランジスタ15およひi6と、ドレインかPチャ
ネルMOSトランジスタ15およびl6の共通ソース接
続点に接続され、ソースが第1の電源線104に接続さ
れて、定電流源として機能するPチャ不ルMOSトラン
ジスタl4と、第2の電源線105にソースが接続され
、ゲートおよひドレインがPチャネルMOSトランジス
タ16のドレインに接続されるNチャネルMOSトラン
ジスタ19と、PチャネルMOSトランジスタ14およ
び16のゲートに、所定の基準電圧を供給する基準電圧
発生回路に含まれるPチャネルMOSトランジスタ20
および抵抗25と、PチャネルM O S トランジス
タ16のドレインの電圧を人力とする反転増幅器に含ま
れるPチャネルMOSトランジスタ21.NチャネルM
OSトランジスタ22および蓄電器26と、第2の電源
線105とPチャネルMOSトランジスタl5のゲート
との間に接続される抵抗24と、第1の電源線t04と
PチャネルMOSトランジスタ15のゲートとの間に接
続される蓄電器23と、を備えて横成される。
As shown in FIG. 2, in this embodiment, the first and second
corresponding to the power supply lines 104 and 105, N-channel MO S transistors 17 and 18 whose common source is connected to the second power supply line 105 and whose gates are cross-connected to each other's drains; , are individually connected to the drains of N-channel MOS transistors l7 and l8, their respective sources are co-connected, and the P-channel MOS transistors have mutually different threshold voltages.
A P-channel transistor whose drain is connected to the common source connection point of the OS transistors 15 and i6 and the P-channel MOS transistors 15 and l6, whose source is connected to the first power supply line 104, and which functions as a constant current source. MOS transistor l4, an N-channel MOS transistor 19 whose source is connected to the second power supply line 105 and whose gate and drain are connected to the drain of P-channel MOS transistor 16, and the gates of P-channel MOS transistors 14 and 16. , a P-channel MOS transistor 20 included in a reference voltage generation circuit that supplies a predetermined reference voltage.
and a resistor 25, and a P-channel MOS transistor 21. which is included in an inverting amplifier that uses the voltage at the drain of the P-channel MOS transistor 16. N channel M
Between the OS transistor 22 and the capacitor 26, the resistor 24 connected between the second power line 105 and the gate of the P-channel MOS transistor l5, and the first power line t04 and the gate of the P-channel MOS transistor 15 A power storage device 23 is connected to the power storage device 23.

本実施例は、第1の実施例におけるPチャネルM O 
S t−ランシスタおよびNチャネルMOSトランジス
タを、それぞれ異極性のNチャネルMOSトランジスタ
およびPチャネルMOS?−ランジスタに置換えて構成
されたパワーオン・リセット回路で、その動作について
は、前述の第■の実施例の場合と同様であるため説明は
省略する。なお、第2の実施例は、本回路に含まれる蓄
電器の一方の電極が、正の電源と共通する構造の方が作
り易い場合に望ましい回路と云うことができる。
This embodiment is based on the P channel M O in the first embodiment.
The S t-run transistor and the N-channel MOS transistor are replaced with an N-channel MOS transistor and a P-channel MOS transistor of different polarities, respectively. - A power-on reset circuit constructed in place of a transistor; its operation is the same as in the case of the above-mentioned Embodiment 2, so a description thereof will be omitted. The second embodiment can be said to be a desirable circuit when it is easier to create a structure in which one electrode of the capacitor included in the circuit is common to the positive power source.

〔発明の効果〕〔Effect of the invention〕

以上、詳細に説明したように、本発明は、半導体集積回
路におけるパワーオン・リセット回路に適用されて、電
源電圧の立上りの時定数に拘らず、確実にリセット信号
を発生させることできるという効果が得られるとともに
、更に、電源電圧か’+;.s体集積回路の動作限界付
近の電圧にまで低下するような事態においても、確実に
リセット信号を発生させることができるという効果かあ
る2
As described above in detail, the present invention is applied to a power-on reset circuit in a semiconductor integrated circuit, and has the effect of reliably generating a reset signal regardless of the time constant of the rise of the power supply voltage. At the same time, the power supply voltage '+;. This has the effect of being able to reliably generate a reset signal even in situations where the voltage drops to near the operating limits of the S-body integrated circuit2.

【図面の簡単な説明】[Brief explanation of drawings]

第1図および第2図は、それぞれ本発明の第■および第
2の実施例の回路図、第3図は従来例の回路図である。 図において、l,2,6,8.1L 15、16,20
. 21・・・・・・PチャネルMOSトランジスタ、
3,4, 5, 7, 9. 17, 18, 19.
 22・・・・・・NチャネルMOSトランジスタ、1
0. 12, 24, 25. 27・・・・・・抵抗
、11, 13, 23, 26. 28・・・・・・
蓄電器、29・・・・・・シュミット回路。
1 and 2 are circuit diagrams of the second and second embodiments of the present invention, respectively, and FIG. 3 is a circuit diagram of a conventional example. In the figure, l, 2, 6, 8.1L 15, 16, 20
.. 21...P channel MOS transistor,
3, 4, 5, 7, 9. 17, 18, 19.
22...N-channel MOS transistor, 1
0. 12, 24, 25. 27...Resistance, 11, 13, 23, 26. 28...
Capacitor, 29... Schmitt circuit.

Claims (1)

【特許請求の範囲】 1、第1の電源線および前記第1の電源線よりも低電位
の第2の電源線を含む一対の電源線に対応して、前記第
1の電源線に共通ソース接続され、ゲートが相互のドレ
インに対して交差接続されるPチャネルMOSトランジ
スタ対と、 ドレインが、それぞれ前記PチャネルMOSトランジス
タ対のドレインに対して個別に接続され、それぞれのソ
ースが共通接続されるとともに、相互にしきい値電圧が
異なるNチャネルMOSトランジスタ対と、 前記NチャネルMOSトランジスタ対の共通ソース接続
点と、前記第2の電源線との間に接続される定電流源と
、 前記第1の電源線と、前記NチャネルMOSトランジス
タAのゲートとの間に接続される抵抗と、前記第2の電
源線と、前記NチャネルMOSトランジスタAのゲート
との間に接続される蓄電器と、 前記NチャネルMOSトランジスタ対の内の他方のNチ
ャネルMOSトランジスタBのゲートに対して、所定の
基準電圧を供給する基準電圧発生回路と、 前記第1の電源線にソースが接続され、ゲートおよびド
レインが前記NチャネルMOSトランジスタBのドレイ
ンに接続されるPチャネルMOSトランジスタと、 前記NチャネルMOSトランジスタBのドレインの電圧
を入力とし、所定の反転出力電圧をリセット信号として
出力する反転増幅器と、 を備えることを特徴とするパワーオン・リセット回路。 2、第1の電源線および前記第1の電源線よりも低電位
の第2の電源線を含む一対の電源線に対応して、前記第
2の電源線に共通ソース接続され、ゲートが相反のドレ
インに対して交差接続されるNチャネルMOSトランジ
スタ対と、 ドレインが、それぞれ前記NチャネルMOSトランジス
タ対のドレインに対して個別に接続され、それぞれのソ
ースが共通接続されるとともに、相互にしきい値電圧が
異なるPチャネルMOSトランジスタ対と、 前記PチャネルMOSトランジスタ対の共通ソース接続
点と、前記第1の電源線との間に接続される定電流源と
、 前記第2の電源線と、前記PチャネルMOSトランジス
タ対の内の一方のPチャネルMOSトランジスタAのゲ
ートとの間に接続される抵抗と、前記第1の電源線と、
前記PチャネルMOSトランジスタAのゲートとの間に
接続される蓄電器と、 前記PチャネルMOSトランジスタ対の内の他方のPチ
ャネルMOSトランジスタBのゲートに対して、所定の
基準電圧を供給する基準電圧発生回路と、 前記第2の電源線にソースが接続され、ゲートおよびド
レインが前記PチャネルMOSトランジスタBのドレイ
ンに接続されるNチャネルMOSトランジスタと、 前記PチャネルMOSトランジスタBのドレインの電圧
を入力とし、所定の反転出力電圧をリセット信号として
出力する反転増幅器と、 を備えることを特徴とするパワーオン・リセット回路。
[Claims] 1. Corresponding to a pair of power supply lines including a first power supply line and a second power supply line having a lower potential than the first power supply line, a common source is connected to the first power supply line. a pair of P-channel MOS transistors that are connected to each other, and whose gates are cross-connected to each other's drains; and whose drains are individually connected to the drains of the P-channel MOS transistor pair, and whose sources are commonly connected. a pair of N-channel MOS transistors having mutually different threshold voltages; a constant current source connected between a common source connection point of the pair of N-channel MOS transistors and the second power supply line; a resistor connected between the power supply line and the gate of the N-channel MOS transistor A; a capacitor connected between the second power supply line and the gate of the N-channel MOS transistor A; a reference voltage generation circuit that supplies a predetermined reference voltage to the gate of the other N-channel MOS transistor B of the pair of N-channel MOS transistors; a source connected to the first power supply line; A P-channel MOS transistor connected to the drain of the N-channel MOS transistor B; and an inverting amplifier that receives the voltage of the drain of the N-channel MOS transistor B as an input and outputs a predetermined inverted output voltage as a reset signal. A power-on reset circuit featuring: 2. Corresponding to a pair of power supply lines including a first power supply line and a second power supply line having a lower potential than the first power supply line, the common source is connected to the second power supply line, and the gates are opposite to each other. a pair of N-channel MOS transistors that are cross-connected to the drains of the pair of N-channel MOS transistors; a pair of P-channel MOS transistors having different voltages; a constant current source connected between a common source connection point of the pair of P-channel MOS transistors and the first power supply line; the second power supply line; a resistor connected between the gate of one P-channel MOS transistor A of the pair of P-channel MOS transistors, and the first power supply line;
a reference voltage generator that supplies a predetermined reference voltage to a capacitor connected between the gate of the P-channel MOS transistor A and the gate of the other P-channel MOS transistor B of the P-channel MOS transistor pair; a circuit; an N-channel MOS transistor whose source is connected to the second power supply line and whose gate and drain are connected to the drain of the P-channel MOS transistor B; and a voltage at the drain of the P-channel MOS transistor B is input. , an inverting amplifier that outputs a predetermined inverted output voltage as a reset signal, and a power-on reset circuit comprising:
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