JPS6212375A

JPS6212375A - スイツチング電源

Info

Publication number: JPS6212375A
Application number: JP13984285A
Authority: JP
Inventors: Yoshifumi Ishizaki; 石崎　芳文
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 1985-06-26
Filing date: 1985-06-26
Publication date: 1987-01-21
Anticipated expiration: 2010-10-18
Also published as: JPH0797901B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、−石フォワード式スイッチングＭｌｘＡに関
する。更に詳しくは、フライバックエンネルシー放出用
リセット回路に係るものであって、スイッチング素子を
接続した第１の巻線の端子間に三端子制御素子を接続す
ると共に、この三端子制御素子の制御電極側に基準電圧
源を接続し、リセット動作時にスイッチング素子に加わ
る電圧を、電源電圧の変動に拘わらず、前記基準電圧源
による一定の値に抑えることにより、スイッチング素子
の耐圧及び耐圧と周期とで与えられるＥＴ精許容値を有
効に利用できるようにしたものである。

従来の技術一石フォワード式スイッチング電源の基本的な構成は、
第６図に示すように、電力変換用変圧器１と、この変圧
器ｌの第１の巻線１（１１を通して与えられる直流入力
Ｗｉｎをオン、オフするスイッチング素子２と、変圧器
ｌの第２の巻線１０２に取出されたスイッチング出力を
整流平滑する出力回路３とを備えた構成となっている。

スイッチング素子２は、バイポーラ、トランジスタまた
は電界効果トランジスタでなる。４は負荷、５はパルス
幅変調回路等を含む制御回路、６は商用交流電源を整流
平滑する等によって得られた直流電源である。

出力回路３は、フォワード方向の整流ダイオード３１と
、フライホイール方向の転流ダイオード３２とを備え、
整流出力をチョークコイル３３及びコンデンサ３４とよ
りなるチョーク、インプット型平滑回路によって平滑化
して、負荷４に直流出力ｖＯを供給するようになってい
る。

７はリセット回路である。このリセット回路７は変圧器
１の第１の巻線１０１の一端側にリセット巻線１０３を
接続すると共に、このリセット巻線１０３の一端とグラ
ンドとの間にダイオード７１を接続した構成となってい
て、変圧器ｌに生じたフライバックエネルギーをダイオ
ード７１を通して放出することにより、変圧器ｌをリセ
ットして磁気飽和を防止するようになっている。

スイッチング出力２がオフとなった場合、第１の巻線１
０１には、電源電圧Ｖｉｎと、第１の巻線１０１に対す
るリセット巻線１０３の巻数比とによって定まるフライ
バック電圧Ｖｆが発生する０例えば、第１の巻線１０１
とリセット巻線１０３との巻数比を１＝１とした場合、
フライバック電圧Ｖｆは電源電圧Ｗｉｎと略等しくなる
。この場合、スイッチング素子２のアノード側（イ）の
電圧は、グランドを基準にした場合、電源電圧Ｗｉｎと
フライバック電圧Ｖｆとの和となるから、スイッチング
素子２としては、電源電圧Ｖｉｎとフライバック電圧Ｖ
ｆとの和より大きい耐圧が必要である。そこで従来は、
予想される電源電圧Ｖｉｎの最大値と、フライバック電
圧Ｖｆとの和が、スイッチング素子２の耐圧を越えない
ように、リセット巻線１０３と第１の巻線１０１との巻
数比を設定してあった。

発明が解決しようとする問題点ところが、この種のスイッチング電源においては、周知
のように、スイッチング素子２のオン時に蓄積されたエ
ネルギーを、次のオフ期間にフライバックエネルギーと
してほぼ完全に放出するように動作する。つまり、トラ
ンス巻線のオン時の電圧時間積（以下ＥＴ［と称する）
と、オフ時のＥＴ積が等しくなるように動作する。この
ため、第６図に示すリセット回路では、電源電圧Ｗｉｎ
が高くなりオン時間Ｔ　ｏｎｌが狭くなると、第７図に
示すように、フライバックエネルギー放出時間Ｔｆｌも
短くなる。

反対に、電源電圧Ｖｉｎが低くなりオン時間Ｔｏｎ２が
長くなると、第８図に示すようにフライバックエネルギ
ー放出時間Ｔｆｚが長くなりる。

このため、スイッチング素子２の耐圧と周期Ｔとで与え
られるＥＴ積許容値の利用効率が低くなり、無駄が多く
なるという問題点があった０例えば電源電圧Ｖｉｎが最
大の時に第７図に示すように耐圧一杯で動作させた場合
は、周期Ｔの約半分（Ｔ／２）が休止期間となり、また
電源電圧Ｗｉｎが最小となった場合には、第８図に示す
ように、耐圧の半分しか利用していないことになるので
ある。

一方、スイッチング素子２として、電界効果トランジス
タを使用した場合には、オン抵抗損失を少なくするため
にデユーティをあげる必要がある０次にこの点について
述べる。

変圧器１の第１の巻線１０１及び電界効果トランジスタ
でなるスイッチング素子２を流れる電流の平均値を、第
９図に示すように、Ｉａマとすると。

ピーク電流Ｉｐ＝Ｉａマ／ａ実効値電流Ｉｒ＝Ｉａマ／「１− ただし、ａはデユーティとなる、従って、電界効果トランジスタのオン抵抗Ｒａ
ｎによる損失は、Ｒａｎ（Ｉａｖ／ｒ了）　＝Ｒｏｎ、　Ｉａｖ／ａつま
り、オン抵抗損失はデユーティａに反比例するのである
。第６図に示した従来例の場合。

第７図及び第８図に示す波形図から明らかなように、デ
ユーティをあげることができない、しかもスイッチング
素子２には電源電圧の約２倍の耐圧を必要とする。

このため、第６図に示した従来のスイッチング電源にお
いては、スイッチング素子２の発熱が大きくなると共に
、高耐圧のスイッチング素子２を必要とし、コスト高と
なってしまうという問題点があった。更に、変圧器１に
専用のリセット巻線１０３を必要とし、変圧ｌ！１の大
型化、コストアップを招くという問題点もあった。

上述の問題点を解決する手段として、第１０図に示すよ
うに、スイッチング素子２と並列的にツェナーダイオー
ドｖＺを接続したリセット回路が提案されている。この
従来例によれば、電源電圧Ｖｉｎの変動に拘わらず、ス
イッチング素子２に加わる電圧をツェナー電圧Ｖｚに抑
え、電源電圧Ｗｉｎが高くなった場合には、フライバッ
クエネルギー放出時間を伸ばして、また、電源電圧ｗｉ
ｎが低くなった場合には、フライバックエネルギー放出
時間を短縮することにより、耐圧及び周期を有効利用で
きる。

しかし、この従来例においては、変圧器１の励磁電流を
、ツェナーダイオードＶｚを通してグランドレベルまで
流すため、熱損失が非常に大きくなるという問題点があ
る。

問題点を解決するための手段上述する従来の問題点を解決するため、本発明は、変圧
器と、この変圧器の第１の巻線を通して与えられる直流
入力をオン、オフするスイッチング素子と、前記変圧器
の第２の巻線に取出されたスイッチング出力を整流平滑
する出力回路と、前記変圧器に生じるフライバックエネ
ルギーを放出するリセット回路とを備えるスイッチング
電源において、前記リセット回路は、前記第１の巻線の
端子間に主電極を接続した三端子制御素子と、該三端子
制御素子の制御電極側に接続された基準電圧源とを備え
てなることを特徴とする。

作用上記構成のリセット回路は、スイッチング素子に加わる
電圧が、基準電圧源に対しである一定のレベルになった
ときに、三端子制御素子が導通し、スイッチング素子に
加わる電圧が前記一定のレベルに抑えられる。このため
、電源電圧が高くなった場合には、フライバックエネル
ギー放出時間が長くなるように動作し１反対に、電源電
圧が低下した場合にはフライバックエネルギー放出時間
が短くなるように動作するようになる。この結果、スイ
ッチング素子の耐圧及び周期が有効に利用できるように
なり、ＥＴ積許容値の利用効率が上がり、無駄がなくな
る。

また、三端子制御素子の導通により励磁電流が電源側に
戻されるので、ツェナーダイオードを利用した場合に比
べて、熱損失が少なくなり、効率が向上する。

更に、デユーティを伸ばすことができるので、電界効果
トランジスタを使用した場合のオン抵抗損失を低下させ
、　ＩｊＩ率を上げることができる。

実施例第１図は本発明に係るスイッチング電源の電気回路図で
ある０図において、第６図と同一の参照符号は同一性あ
る構成部分を示している。８はリセット回路である。こ
の実施例では、スイッチング素子２を電界効果トランジ
スタ（以下ＦＥＴと称する）で構成し、そのドレインＤ
側に接続した第１の巻線１０１の端子間に、三端子制御
素子としてのトランジスタ８１のコレクタＣ及びエミッ
タＥを接続すると共に、このトランジスタ８１のベース
Ｂとグランドとの間に、抵抗８２及び基準電圧源として
のツェナーダイオード８３の直列回路を接続した回路構
成となっている。

８４はトランジスタ８１の逆電圧を防止するダイオード
である。

上記構成のリセット回路において、第１の巻線１０１に
生じるフライバック電圧Ｖｆにより、　ＦＥＴ２のアノ
ードＤとグランド（ソースＳ）との間の電圧が、トラン
ジスタ８１のベースＢ側に接続されたツェナーダイオー
ド８３を導通させるレベルに達すると、ツェナーダイオ
ード８３が導通する。ツェナーダイオード８３が導通す
ると、トランジスタ８１のベースＢに電流が流れて導通
し。

ＦＥＴ　２のドレインＤ側の電圧が、ツェナーダイオー
ド８３のツェナー電圧ＶｚＩ　に略等しい値に保たれ、
それ以上に高くなれない。

このため、例えば電源電圧Ｖｉｎが高くなり、従来であ
れば、それに対応して高い値になっていたフライバック
電圧Ｖｆが、第２図に示すように抑えられる。そして、
フライバックエネルギー放出時（７）ＥＴ積ＢＩ２がオ
ン時のＥＴ９Ｂ１．と等しくなるように、フライバック
エネルギー放出時間Ｔｂｆ＋が延びる。また、電源電圧
Ｖｉｎが低下した場合には、第３図及び第４図に示すよ
うに、フライバックエネルギー放出時間ＴＭ２　、　Ｔ
ｂＦ３が短くなるように動作する。

その結果、第２図、第３図及び第４図に示すように、第
７図及び第８図の従来の波形に比べて、デユーティが大
きく、電源電圧Ｖｉｎの範囲も広くすることができる。

第５図は本発明に係るスイッチング電源の別の実施例を
示す、この実施例は、ＦＥＴ　２のソースを変圧器１の
第１の巻線１０１に接続した場合の実施例である。

発明の効果以上述べたように、本発明によれば、スイッチング素子
の耐圧及び周期を有効に利用でき、ＥＴ積許容値の利用
効率が高くて無駄がなく、しかも熱損失が少なく高効率
であり、スイッチング素子として電界効果トランジスタ
を使用した場合は、オン抵抗損失を低下させて、効率を
上げることができ、電力変換用変圧器の小型化及びコス
トダウンを図るのに好適なリセット回路を有するスイッ
チング電源を提供することができる。

【図面の簡単な説明】

第１図は本発明に係るスイッチング電源の電気回路図、
第２図〜第４図は同じく電源電圧が変化した場合のスイ
ッチング素子に加わる電圧波形図、第５図は本発明に係
るスイッチング電源の別の実施例における電気回路図、
第６図は従来のスイッチング電源の電気回路図、第７図
及び第８図は同じく電源電圧が変化した場合のスイッチ
ング素子に加わる電圧の波形図、第９図はスイッチング
素子のオン抵抗損失を説明するための電流波形図、第１
θ図はスイッチング電源の別の従来例の電気回路図であ
る。ｌ・・・変圧器　　　　１０１　・・・第１の巻線１０
２・・・第２の巻線２・・・スイッチング素子としてのＦＥＴ３Φ・・出力
回路　　　８・・・リセット回路８１・・・三端子制御
素子としてのトランジスタ８３・・・基準電圧源として
のツェナーダイオード第２図ＶＩＮ　ＭＩＮ手続補正書昭和６１年８月７日ｌ、事件の表示昭和６０年特許願第１３９８４２号２、発明の名称スイッチング電源３、補正をする者句猪大歳寛５、補正命令の日付　　　　　　目臂南［ｉＥ６、補正
により坤功Ｏｆる発明の数　　　　　　０７．１証の対
象　　　　　明細書の発明の詳細な説明の欄８、補正の
内容（１）明細書第２頁第４行から同頁第５行に「フライバ
ックエネルギー放出用リセット回路」とあるのを、　「
フライバックエネルギー放出用リセット回路」と補正す
る。（２）明細書第６頁第１８行にｒＲａｎ　（Ｉａｖ／ｖ１）＝Ｒａｎ、Ｉａｖ／ａ　」
とあるのを、ｒＲｏｎ　（Ｉａｖ／Ｊ’Ｔつ＝Ｒｏｎ、
Ｉａｖシ’ａ　Ｊ　と補正する。

Claims

【特許請求の範囲】

（１）変圧器と、この変圧器の第１の巻線を通して与え
られる直流入力をオン、オフするスイッチング素子と、
前記変圧器の第２の巻線に取出されたスイッチング出力
を整流平滑する出力回路と、前記変圧器に生じるフライ
バックエネルギーを放出するリセット回路とを備えるス
イッチング電源において、前記リセット回路は、前記第
１の巻線の端子間に主電極を接続した三端子制御素子と
、該三端子制御素子の制御電極側に接続された基準電圧
源とを備えてなることを特徴とするスイッチング電源。
（２）前記スイッチング素子は、電界効果トランジスタ
でなることを特徴とする特許請求の範囲第１項に記載の
スイッチング電源。