JPS6212213A - Analog-digital converter - Google Patents

Analog-digital converter

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Publication number
JPS6212213A
JPS6212213A JP15010285A JP15010285A JPS6212213A JP S6212213 A JPS6212213 A JP S6212213A JP 15010285 A JP15010285 A JP 15010285A JP 15010285 A JP15010285 A JP 15010285A JP S6212213 A JPS6212213 A JP S6212213A
Authority
JP
Japan
Prior art keywords
converter
flip
voltage comparator
flop
connects
Prior art date
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Pending
Application number
JP15010285A
Other languages
Japanese (ja)
Inventor
Koichi Honma
光一 本間
Yoshio Sato
佐藤 好男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP15010285A priority Critical patent/JPS6212213A/en
Publication of JPS6212213A publication Critical patent/JPS6212213A/en
Pending legal-status Critical Current

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  • Analogue/Digital Conversion (AREA)

Abstract

PURPOSE:To attain miniaturization and circuit integration while leaving advantages such as a short conversion time and less number of components by using an SAW element so as to realize a delay circuit which has been difficult for circuit integration in a travelling wave type A/D converter. CONSTITUTION:An analog signal input terminal 1 connects to a voltage comparator 2 and an SAW element 11 and a reference voltage source (Vref)4 connects to voltage comparator 2 and D/A converters of the 3 and succeeding stages. The voltage comparator 2 connects to a flip-flop 6, the flip-flop 6 connects to a D/A converter 5 and a flip-flop 7, the D/A converter 5 connects to a voltage comparator 8 and the voltage comparator 8 connects to a flip-flop 9. The SAW element 11 connects to the voltage comparator 8 and the 3rd-stage SAW element. Miniaturization and circuit integration are attained by using the SAW element for the delay circuit having been the biggest bottle neck in integrating the circuit of the travelling wave type A/D converter.

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は映像等のアナログ信号をデジタル信号に変換す
るアナログデジタル変換器(以下A/D変換器という)
に関するものである。
[Detailed Description of the Invention] (Industrial Application Field) The present invention is an analog-to-digital converter (hereinafter referred to as an A/D converter) that converts an analog signal such as a video into a digital signal.
It is related to.

(従来の技術) 第2図は従来の進行波形A/D変換器の構成を示してい
る。同図において、1はアナログ信号入力端子であり、
電圧比較器2と遅延線3に接続される。基準電圧源(V
r−r)4は電圧比較器2およびD/A変換器5と3段
目以降のD/A変換器に接続される。電圧比較器2はフ
リップ・フロップ6に、またフリップ・フロップ6はD
/A変換器5とフリップ・フロップ7に接続される。D
/A変換器5は電圧比較器8に接続され、電圧比較器8
は、またフリップ・フロップ9に接続される。遅延線3
は電圧比較器8および第3段目の遅延線に接続される。
(Prior Art) FIG. 2 shows the configuration of a conventional traveling waveform A/D converter. In the figure, 1 is an analog signal input terminal,
Connected to voltage comparator 2 and delay line 3. Reference voltage source (V
r-r) 4 is connected to the voltage comparator 2, the D/A converter 5, and the D/A converters in the third stage and thereafter. Voltage comparator 2 is connected to flip-flop 6, and flip-flop 6 is connected to D
/A converter 5 and flip-flop 7. D
/A converter 5 is connected to voltage comparator 8;
is also connected to flip-flop 9. delay line 3
is connected to the voltage comparator 8 and the third stage delay line.

また、フリップ・フロップ7および9の出力は第3段目
のD/A変換器およびフリップ・フロップに接続される
。なおサンプリングクロック入力端子10は全てのフリ
ップ・フロップに接続される。
Further, the outputs of flip-flops 7 and 9 are connected to the third stage D/A converter and flip-flop. Note that the sampling clock input terminal 10 is connected to all flip-flops.

次に、この動作を説明する。A/D変換器はアナログ信
号をデジタルデータ符号に変換するものであり、nビッ
トのデジタルデータ符号に変換する場合には第2図に示
す回路の第n段まで必要となる。第2図は2段目までの
構成を示している。
Next, this operation will be explained. The A/D converter converts an analog signal into a digital data code, and when converting into an n-bit digital data code, up to the nth stage of the circuit shown in FIG. 2 is required. FIG. 2 shows the configuration up to the second stage.

まず、アナログ信号入力端子1に印加された信号電圧と
■1゜t4の電圧が電圧比較器2によって比較され、こ
の状態がフリップ・フロップ6に記憶される。すなわち
、アナログ信号入力のフルスケールをvr、、4の2倍
にとり、アナログ信号入力がVl。、4より高電圧の場
合はフリップ・フロップ6にサンプリングクロック入力
端子10に同期して11″が書き込まれる。逆にV、、
、4より低電圧の場合は、フリップ・フロップ6に°°
O″が書き込まれる。フリップ・フロップ6の出力がデ
ジタルデータ符号のMSB(Most 51gn1fi
cant Bit)となる。
First, the signal voltage applied to the analog signal input terminal 1 and the voltage at 1°t4 are compared by the voltage comparator 2, and this state is stored in the flip-flop 6. That is, the full scale of the analog signal input is taken to be twice vr, 4, and the analog signal input is Vl. , 4, 11'' is written to the flip-flop 6 in synchronization with the sampling clock input terminal 10. Conversely, V, .
, for voltages lower than 4, flip-flop 6 is
O'' is written.The output of flip-flop 6 is the MSB (Most 51gn1fi
cant Bit).

次に、 D/A変換器5のデジタル入力端に第1段目で
得られたMSBとMSBの1つ下の桁(MSB−1)を
”1″にして印加し、D/A変換器5でアナログ信号出
力を得る。一方アナログ信号入力Vraは電圧比較器2
、フリップ・フロップ6およびD/A変換器5の各回路
の遅延以上の分だけ遅延線3によって遅延され電圧比較
器8によって、この信号と、上記D/A変換器出力が比
較される。この状態がフリップ・フロップ9に記憶され
る。これがデジタルデータ符号のMSBの一つ下の桁(
MSB−1)の値となる。
Next, the MSB obtained in the first stage and the digit one below the MSB (MSB-1) are set to "1" and applied to the digital input terminal of the D/A converter 5. 5 to obtain analog signal output. On the other hand, the analog signal input Vra is the voltage comparator 2.
, the flip-flop 6, and the D/A converter 5 by a delay line 3, and the voltage comparator 8 compares this signal with the D/A converter output. This state is stored in flip-flop 9. This is the digit below the MSB of the digital data code (
MSB-1).

このようにして得られた第2段目のフリップ・フロップ
7および9の値は2ビツトA/D変換器のデジタルデー
タ符号となる。これ以上のビットが必要な場合には第2
図に示した段数を増せば任意のビット長のA/D変換器
が得られる。
The values of the second stage flip-flops 7 and 9 thus obtained become the digital data code of the 2-bit A/D converter. If more bits are needed, the second
By increasing the number of stages shown in the figure, an A/D converter with any bit length can be obtained.

このように、上記従来の進行波形A/D変換器において
も遅延回路にアナログ遅延線を用いて高速のA/D変換
が可能であった。
In this way, even in the conventional traveling waveform A/D converter described above, high-speed A/D conversion was possible by using an analog delay line in the delay circuit.

(発明が解決しようとする問題点) 上記従来のA/D変換では遅延線の小型化が困雛で、A
/D変換器として集積化することができない欠点があっ
た。本発明の目的は、従来の欠点を解消し、集積化され
たA/D変換器を提供することである。
(Problems to be Solved by the Invention) In the conventional A/D conversion described above, it is difficult to miniaturize the delay line.
There was a drawback that it could not be integrated as a /D converter. The object of the invention is to overcome the drawbacks of the prior art and to provide an integrated A/D converter.

(問題点を解決するための手段) 本発明のA/D変換器は、基準電圧源、電圧比較器、フ
リップ・フロップ、D/A変換器および遅延回路からな
る進行波形A/D変換器において、従来集積化が困雅で
あった遅延回路をSAW (SurfaceAcous
tic Waves)素子で実現することによって、変
換時間が短く、必要素子が少なくてすむ等の進行波形A
/D変換器の利点を残したまま小型集積化を計ったもの
である。
(Means for Solving the Problems) The A/D converter of the present invention is a traveling waveform A/D converter consisting of a reference voltage source, a voltage comparator, a flip-flop, a D/A converter, and a delay circuit. , SAW (Surface Acoustic
tic Waves) elements, the conversion time is short and fewer elements are required.
This device is designed to be compact and integrated while retaining the advantages of the /D converter.

(作 用) 本発明は、上記の構成により、遅延線をSAW素子でお
き換えると超小型化が達成でき、進行波形A/D変換器
の集積化が可能になる。
(Function) With the above configuration, the present invention can achieve ultra-miniaturization by replacing the delay line with a SAW element, and can integrate a traveling waveform A/D converter.

(実施例) 本発明の一実施例を第1図に基づいて説明する。(Example) An embodiment of the present invention will be described based on FIG.

第1図は本発明のA/D変換器のブロック図である。FIG. 1 is a block diagram of an A/D converter of the present invention.

同図において、第2図の従来例と同一部分に関しては同
じ番号を付しその説明を省略する。
In this figure, the same parts as those in the conventional example shown in FIG. 2 are given the same numbers and their explanations will be omitted.

第1図において、アナログ信号入力端子1は電圧比較器
2と5Alil素子11に接続される。基準電圧源(V
r−f)4は電圧比較器2と3段目以降のD/A変換器
に接続される。電圧比較器2はフリップ・フロップ6に
、またフリップ・フロップ6はD/A変換器5とフリッ
プ・フロップ7に、D/A変換器5は電圧比較器8に接
続され、電圧比較器8はまたフリップ・フロップ9に接
続される。SAW素子11は電圧比較器8および第3段
目の5AIII素子に接続される。またフリップ・フロ
ップ7および9の出力は第3段目のDハ変換器およびフ
リップ・フロップに接続される。なおサンプリングクロ
ック入力端子10は全てのフリップ・フロップに接続さ
れる。
In FIG. 1, an analog signal input terminal 1 is connected to a voltage comparator 2 and a 5Ail element 11. Reference voltage source (V
rf) 4 is connected to the voltage comparator 2 and the D/A converters in the third and subsequent stages. Voltage comparator 2 is connected to flip-flop 6, flip-flop 6 is connected to D/A converter 5 and flip-flop 7, D/A converter 5 is connected to voltage comparator 8, and voltage comparator 8 is connected to It is also connected to flip-flop 9. The SAW element 11 is connected to the voltage comparator 8 and the third stage 5AIII element. The outputs of flip-flops 7 and 9 are also connected to the third stage D-converter and flip-flop. Note that the sampling clock input terminal 10 is connected to all flip-flops.

上記実施例の動作は、従来例と同じであるのでその説明
は省略する。
The operation of the above embodiment is the same as that of the conventional example, so the explanation thereof will be omitted.

本発明のキーポイントとなるSAW素子について説明す
る。
The SAW element, which is the key point of the present invention, will be explained.

進行波形A/D変換器は一般にサンプリングクロック1
00MHz程度で用いられる。そのためLOns程度の
遅延回路が必要となる。これを遅延線で実現すると、少
なくとも100mm2程度のスペースが必要となる。し
かしSAW素子を用いれば、1μmあたり1/3ns程
度の遅延が可能となるので、Ionsの遅延回路を実現
するには30μmの間隔があればよい。
A traveling waveform A/D converter generally uses sampling clock 1.
It is used at about 00MHz. Therefore, a delay circuit of approximately LOns is required. If this were to be achieved using a delay line, a space of at least 100 mm2 would be required. However, if a SAW element is used, a delay of about 1/3 ns per 1 μm is possible, so a spacing of 30 μm is sufficient to realize an Ions delay circuit.

このように、進行波形A/D変換器を集積化する際の最
大のネックであった遅延回路にSAW素子を用いること
によって小型集積化が達成できる。
In this way, compact integration can be achieved by using SAW elements in the delay circuit, which has been the biggest bottleneck when integrating traveling waveform A/D converters.

(発明の効果) 本発明によれば、進行波形A/D変換器の小型集積化の
ネックであったアナログ遅延回路にSAW素子を用いた
ことにより、小型集積化が可能となる効果がある。
(Effects of the Invention) According to the present invention, by using a SAW element in the analog delay circuit, which has been a bottleneck in miniaturizing the integration of traveling waveform A/D converters, there is an effect that miniaturization is possible.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の一実施例におけるA/D変換器のブロ
ック図、第2図は従来のA/D変換器のブロック図であ
る。 1 ・・・アナログ信号入力端子、 2,8 ・・・電
圧比較器、 3 ・・・遅延線、 4 ・・・基準電圧
源、 5 ・・・D/A変換器、 6,7.9  ・・
・フリップ・フロップ、10・・・サンプリングクロッ
ク入力端子、11・・・SAW素子。 特許出願人 松下電器産業株式会社 ′吏ヲ 第1図
FIG. 1 is a block diagram of an A/D converter according to an embodiment of the present invention, and FIG. 2 is a block diagram of a conventional A/D converter. 1...Analog signal input terminal, 2,8...Voltage comparator, 3...Delay line, 4...Reference voltage source, 5...D/A converter, 6,7.9・
- Flip-flop, 10... sampling clock input terminal, 11... SAW element. Patent applicant: Matsushita Electric Industrial Co., Ltd. Figure 1

Claims (1)

【特許請求の範囲】[Claims] 基準電圧源、電圧比較器、フリップ・フロップ、デジタ
ルアナログ変換器および遅延回路からなる進行波形アナ
ログデジタル変換器において、遅延回路としてSAW素
子を使用することを特徴とするアナログデジタル変換器
A traveling waveform analog-to-digital converter comprising a reference voltage source, a voltage comparator, a flip-flop, a digital-to-analog converter, and a delay circuit, characterized in that a SAW element is used as the delay circuit.
JP15010285A 1985-07-10 1985-07-10 Analog-digital converter Pending JPS6212213A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP15010285A JPS6212213A (en) 1985-07-10 1985-07-10 Analog-digital converter

Applications Claiming Priority (1)

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JP15010285A JPS6212213A (en) 1985-07-10 1985-07-10 Analog-digital converter

Publications (1)

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JPS6212213A true JPS6212213A (en) 1987-01-21

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ID=15489547

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JP15010285A Pending JPS6212213A (en) 1985-07-10 1985-07-10 Analog-digital converter

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JP (1) JPS6212213A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07106967A (en) * 1993-10-05 1995-04-21 Nippondenso Co Ltd A/d converter

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07106967A (en) * 1993-10-05 1995-04-21 Nippondenso Co Ltd A/d converter

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