JPS62110308A - 高周波利得制御回路 - Google Patents
高周波利得制御回路Info
- Publication number
- JPS62110308A JPS62110308A JP25134385A JP25134385A JPS62110308A JP S62110308 A JPS62110308 A JP S62110308A JP 25134385 A JP25134385 A JP 25134385A JP 25134385 A JP25134385 A JP 25134385A JP S62110308 A JPS62110308 A JP S62110308A
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- JP
- Japan
- Prior art keywords
- gate
- gain control
- source
- potential
- gain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、各種無線通信機器、放送受信機、計測機器等
に利用される、デュアル・ゲー） ＦＥＴ（電界効果ト
ランジスタ）を用いた高周波利得制御回路に関するもの
である。
に利用される、デュアル・ゲー） ＦＥＴ（電界効果ト
ランジスタ）を用いた高周波利得制御回路に関するもの
である。
従来の技術
デュアル・ゲートＦＥＴ （電界効果トランジスタ）を
用いた高周波利得制御回路はよく知られた回路であり、
既にＴＶ受信機のチー−すなどに用いられている。
用いた高周波利得制御回路はよく知られた回路であり、
既にＴＶ受信機のチー−すなどに用いられている。
通常ゲー） １ （ｏｌと略す）に凡Ｆ入力信号、ゲー
ト２（Ｇ２と略す）に制御信号を加えて動作させること
が多い。第２図にＧａＡｓ Ｎチャンネルデュアルゲー
）ＭＥＳＦ’ＥＴを用いた場合の代表的な特性例を示す
。第２図の例はドレイン・ソース間電圧、ソース・０１
間電圧を一定とした場合のソース・０２間電圧ＶＧ２Ｓ
と電力利得の関係を示すもので、ＶＧ２ＳをＯ〜−３Ｖ
程度変化させることにより５ＱｄＢ以上の利得制御が可
能であることを示している。
ト２（Ｇ２と略す）に制御信号を加えて動作させること
が多い。第２図にＧａＡｓ Ｎチャンネルデュアルゲー
）ＭＥＳＦ’ＥＴを用いた場合の代表的な特性例を示す
。第２図の例はドレイン・ソース間電圧、ソース・０１
間電圧を一定とした場合のソース・０２間電圧ＶＧ２Ｓ
と電力利得の関係を示すもので、ＶＧ２ＳをＯ〜−３Ｖ
程度変化させることにより５ＱｄＢ以上の利得制御が可
能であることを示している。
通常ゲート２電位ＶＧ２はソース電位より低くして用い
るため、バイアス回路はソースを接地し、ゲートに負電
圧を印加することになるが、正負２つの電源が必要とな
ることより通常は第３図に示すように、ソース・接地間
に抵抗を押入し自己バイアスを与える方式がしばしば用
いられる。
るため、バイアス回路はソースを接地し、ゲートに負電
圧を印加することになるが、正負２つの電源が必要とな
ることより通常は第３図に示すように、ソース・接地間
に抵抗を押入し自己バイアスを与える方式がしばしば用
いられる。
第３図において、３０１はＧ１でＲＦ入力端子、３０２
はドレインで出力端子、３ｏ３はＦ’ＥＴ、３０４はＧ
２で制御端子、３０５は電源端子、３０６は自己バイア
ス用のソース抵抗、３０７は高周波バイパス・キャパシ
タ、３０８．３０９はゲート抵抗、３１０はＲＦＣ（高
周波チョーク）である。
はドレインで出力端子、３ｏ３はＦ’ＥＴ、３０４はＧ
２で制御端子、３０５は電源端子、３０６は自己バイア
ス用のソース抵抗、３０７は高周波バイパス・キャパシ
タ、３０８．３０９はゲート抵抗、３１０はＲＦＣ（高
周波チョーク）である。
上記構成において、ＦＥＴが動作状態にあるとドレイン
電流（ＩＤ）が流れ、ソースは接地点よりＩ ｏＲｓ
（Ｒｓはソース抵抗の値）高くなる。いま、Ｇ２の値を
０〜ＩｎＲ５間で変化させるとソース・０２間の電位差
は常に負となるから利得制御可能となり、しかも正電源
のみで構成できる特長があるため実用的な回路として知
られている。
電流（ＩＤ）が流れ、ソースは接地点よりＩ ｏＲｓ
（Ｒｓはソース抵抗の値）高くなる。いま、Ｇ２の値を
０〜ＩｎＲ５間で変化させるとソース・０２間の電位差
は常に負となるから利得制御可能となり、しかも正電源
のみで構成できる特長があるため実用的な回路として知
られている。
発明が解決しようとする問題点
しかしながら、通常利用されている第３図のバイアス回
路は回路が単純で単一電源で構成できるが、利得制御量
が０２の制御電圧ＶＣＣで一義的に定まらないという欠
点を有している。つまり第３図の従来の回路を固定バイ
アスで用いる場合には何らの不都合は生じないが、利得
を正確に制御するには問題がある。即ち制御電圧ＶｃＧ
をかえるこトニヨリドレイン電流Ｉｏが変わるためソー
ス電位Ｖｓが変化し、結果としてソース・０２間電位Ｖ
Ｇ２Ｓが変化するため、Ｖｃｃのみでは制御量が定まら
なくなるわけである。またＶＣＣと制御量の関係も第２
図のＶＧ２Ｓ −Ｇｐの関係よりも急峻となるためＶＣ
Ｇの実効的な範囲が狭くなり、安定度が劣化する問題を
生ずる。
路は回路が単純で単一電源で構成できるが、利得制御量
が０２の制御電圧ＶＣＣで一義的に定まらないという欠
点を有している。つまり第３図の従来の回路を固定バイ
アスで用いる場合には何らの不都合は生じないが、利得
を正確に制御するには問題がある。即ち制御電圧ＶｃＧ
をかえるこトニヨリドレイン電流Ｉｏが変わるためソー
ス電位Ｖｓが変化し、結果としてソース・０２間電位Ｖ
Ｇ２Ｓが変化するため、Ｖｃｃのみでは制御量が定まら
なくなるわけである。またＶＣＣと制御量の関係も第２
図のＶＧ２Ｓ −Ｇｐの関係よりも急峻となるためＶＣ
Ｇの実効的な範囲が狭くなり、安定度が劣化する問題を
生ずる。
本発明は上記従来技術の欠点に鑑み、従来の単一電源方
式の特徴を生かし、かっＧ２に印加する制御電圧ＶＣＣ
のみで利得制御を正確にかつ安定に行なうことを目的と
するものである。
式の特徴を生かし、かっＧ２に印加する制御電圧ＶＣＣ
のみで利得制御を正確にかつ安定に行なうことを目的と
するものである。
問題点を解決するための手段
本発明は上記目的を達成するために、デュアル・ゲート
電界効果トランジスタのソースにツェナーダイオードを
接続し、ソース電位をツェナー電圧で一定に保つととも
に、ＦＥＴの第２ゲートで加える正の電圧で高周波利得
を制御するものである。
電界効果トランジスタのソースにツェナーダイオードを
接続し、ソース電位をツェナー電圧で一定に保つととも
に、ＦＥＴの第２ゲートで加える正の電圧で高周波利得
を制御するものである。
作用
本発明は、ソース・接地間に電流容量の大きいツェナー
・ダイオード（定電圧ダイオード）を接続し、ソース電
位を一定とするとともに、ドレイン電流の変化によるソ
ース電位の変動を低く押えることが可能となるため、Ｇ
２の電位ＶＣＧのみで利得制御が正確にかつ安定に行な
い得る。
・ダイオード（定電圧ダイオード）を接続し、ソース電
位を一定とするとともに、ドレイン電流の変化によるソ
ース電位の変動を低く押えることが可能となるため、Ｇ
２の電位ＶＣＧのみで利得制御が正確にかつ安定に行な
い得る。
実施例
第１図に本発明の一実施例における高周波利得制御回路
の回路図を示す。
の回路図を示す。
第１図において、１０１．１０２は入力および出力端子
、１０３はＦ’ＥＴ 、 １０４．１０５は入カオヨヒ
出力整合回路、１０６．１０７．１０８．１０９は夫々
Ｇ１、Ｇ２．７−ス、ドレインを示す。また１１０は正
電圧の電源端子、１１１はソースバイアスを与える正電
圧の電源端子、１１２はツェナーダイオード、１１３．
１１４はゲート抵抗、１１５はディジタル−アナログ変
換器、１１６．１１７．１１８は制御信号端子、１１９
ハａＦｃ、１２０ハＦＬＦ’・バイパス・キャパシタを
示す。
、１０３はＦ’ＥＴ 、 １０４．１０５は入カオヨヒ
出力整合回路、１０６．１０７．１０８．１０９は夫々
Ｇ１、Ｇ２．７−ス、ドレインを示す。また１１０は正
電圧の電源端子、１１１はソースバイアスを与える正電
圧の電源端子、１１２はツェナーダイオード、１１３．
１１４はゲート抵抗、１１５はディジタル−アナログ変
換器、１１６．１１７．１１８は制御信号端子、１１９
ハａＦｃ、１２０ハＦＬＦ’・バイパス・キャパシタを
示す。
ソース電位はツェナーダイオード１１２の電圧で決定さ
れるが、このツェナーダイオード１１２に流れる電流は
、ドレイン電流より十分大きく選ぶことにより、ドレイ
ン電流の変動に伴うソース電位の変化を極力小さくする
ことが可能となる。したがって、この回路の利得制御は
Ｇ２の正の電位のみで行うことができる。Ｇ２の電位と
制御量の関係が線形であれば、第１図に示すようなプロ
グラム制御可能な利得制御回路がきわめて容易に実現で
きる。
れるが、このツェナーダイオード１１２に流れる電流は
、ドレイン電流より十分大きく選ぶことにより、ドレイ
ン電流の変動に伴うソース電位の変化を極力小さくする
ことが可能となる。したがって、この回路の利得制御は
Ｇ２の正の電位のみで行うことができる。Ｇ２の電位と
制御量の関係が線形であれば、第１図に示すようなプロ
グラム制御可能な利得制御回路がきわめて容易に実現で
きる。
この場合は端子１１６〜１１８で３ｂｉｔ入方、８ステ
ツプの制御を行なうことができる。入力の３ ｂｉｔ信
号はしＡ変換器１１５でアナログ量に変換されＦＥＴ
１０３ ノＧ２に加えられ、利得をあるステップ毎に８
段階切替えることができる。
ツプの制御を行なうことができる。入力の３ ｂｉｔ信
号はしＡ変換器１１５でアナログ量に変換されＦＥＴ
１０３ ノＧ２に加えられ、利得をあるステップ毎に８
段階切替えることができる。
発明の効果
以上のように本発明は、デュアル・ゲート電界効果トラ
ンジスタのソースにツェナーダイオードを接続し、ソー
ス電位をツェナー電圧で一定に保つとともに、ＦＥＴの
第２ゲートで加える正の電圧で高周波利得を制御するこ
とにより、正の単一電源で動作するとともに、Ｆ’ＥＴ
のゲート２の電位のみで制御量を正確に、かつ安定に決
定でき、かつステップ制御が容易に実現できるため、そ
の工業的価値は極めて大きい。
ンジスタのソースにツェナーダイオードを接続し、ソー
ス電位をツェナー電圧で一定に保つとともに、ＦＥＴの
第２ゲートで加える正の電圧で高周波利得を制御するこ
とにより、正の単一電源で動作するとともに、Ｆ’ＥＴ
のゲート２の電位のみで制御量を正確に、かつ安定に決
定でき、かつステップ制御が容易に実現できるため、そ
の工業的価値は極めて大きい。
第１図は本発明の一実施例における高周波利得制御回路
の回路図、第２図はＮチャンネルＭＥ８ＦＥＴの利得制
御特性図、第３図は従来の高周波利得制御回路の回路図
である。 １０１・・入力端子、１０２・・出力端子、１０３・・
・デュアル・ゲー） ＦＥＴ、１０６・・・ゲート１．
１０７・・・ゲート２（利得制御端子）、１０８・・・
ソース、１０９・・ドレイン、１１２・・ツェナーダイ
オード、１１５ ・・Ｄ／Ａ変換器。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
の回路図、第２図はＮチャンネルＭＥ８ＦＥＴの利得制
御特性図、第３図は従来の高周波利得制御回路の回路図
である。 １０１・・入力端子、１０２・・出力端子、１０３・・
・デュアル・ゲー） ＦＥＴ、１０６・・・ゲート１．
１０７・・・ゲート２（利得制御端子）、１０８・・・
ソース、１０９・・ドレイン、１１２・・ツェナーダイ
オード、１１５ ・・Ｄ／Ａ変換器。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (2)
- （１）デュアル・ゲート電界効果トランジスタのソース
にツェナーダイオードを接続し、ソース電位をツェナー
電圧で一定に保つとともに、ＦＥＴの第２ゲートで加え
る正の電圧で高周波利得を制御する高周波利得制御回路
。 - （２）ディジタル制御信号をＤ／Ａ変換してデュアル・
ゲート電界効果トランジスタの第２ゲートに加え、ステ
ップ状にプログラム利得制御を行うことを特徴とする特
許請求の範囲第１項記載の高周波利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25134385A JPS62110308A (ja) | 1985-11-08 | 1985-11-08 | 高周波利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25134385A JPS62110308A (ja) | 1985-11-08 | 1985-11-08 | 高周波利得制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62110308A true JPS62110308A (ja) | 1987-05-21 |
Family
ID=17221411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25134385A Pending JPS62110308A (ja) | 1985-11-08 | 1985-11-08 | 高周波利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62110308A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6430311A (en) * | 1987-07-27 | 1989-02-01 | Matsushita Electric Ind Co Ltd | Amplifier |
| WO1994029953A1 (en) * | 1993-06-03 | 1994-12-22 | Qualcomm Incorporated | Temperature compensated variable gain amplifier |
-
1985
- 1985-11-08 JP JP25134385A patent/JPS62110308A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6430311A (en) * | 1987-07-27 | 1989-02-01 | Matsushita Electric Ind Co Ltd | Amplifier |
| WO1994029953A1 (en) * | 1993-06-03 | 1994-12-22 | Qualcomm Incorporated | Temperature compensated variable gain amplifier |
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