JPS6210944A - デ−タ衝突処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明はデータ衝突処理装置に関し、例えばデータバス
伝送システムを利用した通信装置においてデータの衝突
検出をビット単位で行うことができる上、データを高速
で伝送するようにしたものである。

［発明の技術的背景］ 一般にパスラインによりデータの授受を行うようにした
通信システムではデータ伝送のための制御方式として回
線争奪方式が採用される。この方式は、バスを有効に利
用するためにデジタル２値信号からなるデータの一方の
値に優先順位を与え、異なるノード（端末装置の接続点
）からのデータ値が同一の場合には共通のデータとして
利用するもので、異なる値のデータが衝突した場合には
、負けたデータを送出した端末がデータ転送期間として
設定されたタイム・スロットに残りのデータを送出する
ことでチャンネル時間を有効に利用している。勿論、こ
の場合各端末装置のデータ送出の同期はとられている。

上記のような方式は互いの端末装置がデータの送出状況
を知ることができないという欠点があり、これを解決す
る一変形方式としてＣ３ＭＡ（Ｃａｒｒ−ｉｅｒ　５ｅ
ｎｓｅ　Ｍｕｌｔｉｐｌｅ　Ａｃｃｅｓｓ　）方式と称
される制御手法が提唱された。この方式は端末装置が伝
送を開始する前にバス上のデータの有無をチェックし、
信号が無いときに伝送を開始するというものである。こ
の方式はバスが長距離の場合に伝送の誤動作を発生する
ことがあるため、最近では上記Ｃ８ＭＡ方式に衝突検出
機能を付加したＣ８ＭＡ／ＣＤ方式と呼ばれる制御手法
が実用化されている。

この手法を利用したデータ通信システムの代表例として
ホーム・バス・システム（以下トＩＢＳとする）が知ら
れている。第４図は上記ボーム・バス・システムに使用
されている従来のデータ検出制御手法の一例を説明する
回路図である。

第４図において、１はマイクロコンピュータ、２はデー
タ信号のバス・ラインであり、マイクロコンピュータ１
はＨＢＳの持つ種々のコントロール・グループ（例えば
ボーム・セキュリティ、環境コントロール、情報機器コ
ントロール等）のコントローラに使用される１つを示し
、マイクロコンピュータ１から導出されるデータはバス
・ライン２を介してそれぞれの制御対象に供給されるよ
うになっている。

ところで上記のデータは、他のコントローラからのデー
タとの衝突を検出するためにマイクロコンピュータ１の
所定端子３よりコンパレータ４の第１人力端にそのデー
タ信号４を導入している。

このコンパレータ４の第２入力端には抵抗６．７からな
る直列接続の交点の電圧が印加されており、この電圧は
マイクロコンピュータ１が出力するデータのハイレベル
信号とロウレベル信号の中間のレベルに設定されている
。したがって、このコンパレータ４は端子３からのデー
タがハイレベルのときは次段トランジスタ８をオフする
ロウレベルの信号を発生し、データ３がロウレベルのと
きはトランジスタ８をオンするハイレベルの信号を発生
するようになっている。そして、前記トランジスタ８の
エミッタは基準電位点に接続されるとともにコレクタは
バス・ライン２に接続される。

一方、バス・ライン２には別のコンパレータ９の第２入
力端が接続され、このコンパレータ９の第１入力端に前
記直列接続の交点が接続される。

したがって、このコンパレータ９もバス・ライン２から
のデータ１１がハイレベルのときハイレベルの信号を、
ロウレベルのときロウレベルの信号をマイクロコンピュ
ータ１の所定入力端子１０に供給する。

なお、周知のようにバス・ライン２の信号出力形式はオ
ーブン・コレクタ構造とされ、データの衝突の際ロウレ
ベルの信号が優先されるようになっている。

以上の衝突検出回路によればマイクロコンピュータ１か
らハイレベルの信号が出力されるとトランジスタ８のベ
ースにはロウレベルの信号が供給されトランジスタ８を
オフ状態にしてバス・ライン２にハイレベルのデータ信
号を供給する。このとき、バス・ライン２上にハイレベ
ルのデータ信号が供給される場合（伯の通信端末から供
給される）はデータの衝突は起ぎないが、ロウレベルの
データ信号が供給されると、バス・ライン２はオープン
・コレクタ形式のため、ロウレベルの信号が優先して第
２のコンパレータ９に入力される。

このため、マイクロコンピュータ１の端子１０にはロウ
レベルの信号が入り、端子３と１０間のデータ内容が相
違することでマイクロコンピュータ１は衝突が発生した
ことを検出するわけである。

［背景技術の問題点］ 従来の衝突検出回路は、マイクロコンピュータ１に内蔵
されたプログラムによりデータの衝突を検出しているた
め、データの伝送速度が上記検出処理速度によって制限
されるという欠点があった。

例えば、上記ＨＢＳでは、データ伝送速度が９．６Ｋｂ
ｐｓという速度に規定され、ピッ１ル単位でデータの衝
突処理を実行するには困難がある。

ところで、データを１ビット単位で高速で転送する回路
手段としてシリアルデータ伝送制御用回路が知られてい
る。このような回路手段を用いてバス・ライン２とマイ
クロコンピユータボとを接続した場合、伝送速度は上げ
ることができるが、マイクロコンピュータ１ににる処理
ではビット単位でのデータの衝突検出ができなくなり、
伝送効率を犠牲にせざるを得ない。

また、衝突を検出した場合、その検出結果が本当にデー
タの衝突により得られたものかバス・ライン２の回路故
障でその結果になったのかの判定を行うようにするソフ
トでは更に処理時間を要するものである。

［発明の目的］ 本発明は上述した点に鑑みてなされたもので、バス・ラ
インに接続される端末装置からのデータの送り速度を高
め、バス伝送速度を高速化するとともに１ビット単位で
の衝突検出も確実に行うようにする手段を提供すること
を目的とする。

［発明の概要］ 上記目的を達成するため本発明は、端末装置からのデー
タをビット単位で高速にバス・ラインに供給することの
できるデータ転送回路手段を用い、このデータ転送回路
の出力データとバス・ラインからのデータとの不一致を
検出する不一致検出回路の出力に基づいて、前記転送回
路からのデータが論理“１″のときは例えば前記転送回
路で一時的にデータの転送を停止するようにコントロー
ルする第１の制御信号を端末装置に供給し、前記転送回
路からのデータが論理ＩＩ　ＯＩＩのときは端末装置か
らのデータの送出を停止するように構成したものである
。

［発明の実施例］ 以下、本発明を図示の実施例について説明する。

ここに第１図は本発明にかかるデータ衝突検出装置の一
実施例を示す回路図であり、第２図および第３図は本発
明の詳細な説明するタイムチャートである。

第１図において、符号１１はバス・ライン１２を介して
別のデータ処理端末にデータを伝送する端末装置として
のマイクロコンピュータ装置を示し、１３はそのマイク
ロプロセッサ（以下ＣＰＵとする）である。ｃ　ｐ　Ｕ
　１３はＲＯＭ１４．ＲＡＭ１５．表示端末１６．入力
装置１７を備え、そのデータ・ライン１８はシリアル・
データ伝送回路１９のデータ入力端子１９ａに接続され
ている。尚、このマイクロコンピュータ装置１１は、バ
スコントローラであってもよい。

上記データ転送回路１９はＲＡＭ１５から読み出された
データを出力端子ＴＸＤより高速で伝送し、且つ、バス
・ライン１２からのデータをマイクロコンピュータ装置
１１に伝送することのできる一種のバッファであって、
出力端子ＴＸＤは２人カオア・ゲート２０の一方入力端
に接続され、同オア・ゲート２０の出力端よりバッファ
２１を介してバス・ラインー　〇　− １２に接続されている。

一方、バス・ライン１２にはライン上のデータをピック
アップする為のバッファ２２の入力端が接続され、この
バッファ２２の出力端は前記データ伝送回路１９の入力
端子ＲＸＤに接続されている。

さて、上記オア・ゲート２０の出力端；とバッファ２２
の出力端とはそれぞれ排他論理和ゲート２３に接続され
、同ゲート２３の出力端はカウンタ２４のクリヤー入力
端子ＣＬに接続されている。このカウンタ２４はキャリ
ー出力端子ＣＡを有するバイナリ・カウンタが用いられ
、そのカウント入力は図示しない回路から導出されるク
ロック・パルス２５の例えば立上がりをカウントし、図
示しないカウント出力のいずれかがハイレベルになると
、前記キャリー出力端子ＣＡよりハイレベルの信号を発
生する。なお、このカウンタ２４のＰＥ、ＴＥ、ＬＤ端
はそれぞれ電圧源ＶＣＣに接続される。

次に、カウンタ２４のキャリー出力端子ＣＡは、第１お
よび第２のフリップ・フロップ回路２６．２７のクロッ
ク入力端子Ｃにに接続されている。このフリツブ・フロ
ップ回路２６．２７はＤ形フリップ・フロップであり、
クロック入力端子ＣＫにハイレベルの信号が入力したと
きの入力端子りの信号を出力端子Ｑに導出し、第１のフ
リップ・７０ツブ回路２６の反転出力端子Ｑにはその反
転出力を導出する。

ただし、第１のフリップ・フロップ回路２６の入力端子
りは基準電位点に接続されてロウレベルの信号が常時供
給され、第２の７リツプ・フロップ回路２７の入力端子
りには前記データ伝送回路１９からの信号が供給されて
いる。

また、第１のフリップ・フロップ回路２６の反転出力端
子Ｑは前記オア・ゲート２０の他方入力端に接続される
とともに一方入力端が第２のリップ・フロップ回路２７
の出力端子Ｑに接続されたノア・ゲート２８の他方入力
端に接続され、且つ、フリップ・フロップ回路２６の反
転出力端子Ｑは一方入力端が第２のフリップ・７０ツブ
回路２７の出力端子Ｑに接続されたオア・ゲート２９の
他方入力端に接続されている。これら２つのゲート２８
．２９の出力端はそれぞれＣＰ　Ｕ　１３の信号検出端
子１３ａ　、　１３ｂに接続される。また、第１のフリ
ップ・フロップ回路２６のプリセット端子ＰＲにはデー
タの衝突が検出される毎にＣＰ　ｔＪ　１３からプリセ
ット用の信号が供給されるようになっている。これによ
り、前記キャリー出力端子ＣＡの信号はリセッ１−され
る。更に、第１のフリップ・フロップ回路２６のクリヤ
ー入力端子ＣＬは電圧源Ｖｃｃに接続され、第２のフリ
ップ・フロップ回路２７のプリセット入力端子ＰＲと、
クリヤー入力端子ＣＬはそれぞれ電圧源Ｖｃｃに接続さ
れている。

本発明は以上のように構成され、次にその動作を第２図
および第３図を参照して説明する。

なお、第２図は主としてバス・ライン１２の回路故障を
検出する場合の動作を示し、第３図はデータの衝突が合
った場合の動作を示す。そして、８１〜Ｓ１１は第１図
からも明らかなように各部動作波形を示し、 Ｓｌはデータ転送回路１９からの出力データ、Ｓ２はバ
ッファ２２を介したバス・ライン１２からのデータ、 ８３は排他論理和ゲート２３の出力、 Ｓ４はカウンタ２４のキレリー出力、 Ｓ５は第１のフリップ・フロップ回路２６の反転出力端
子Ｑからの信号波形、 Ｓ６は同回路２６の非反転出力端子Ｑからの信号波形、 Ｓ７は第２の７リツプ・フロップ回路２７の出力端子Ｑ
からの信号波形、 Ｓ８はナンド・ゲート２８の出力、 Ｓ９はオア・ゲート２９の出力、 Ｓ１０はｃ　ｐ　Ｕ　１３からのリセット信号、Ｓ１１
はバッファ２１を介してバス・ライン１２へ供給される
マイクロコンピュータ１１からのデータ、をそれぞれ示
すものである。なお、点線にて区画した各期間ｔ１〜ｔ
４はデータの１ビツト長を示し、Ｔはクロックパルス２
５の１６クロツク期間を示す。

一般に、２つのデジタルニ値データのレベルの組合せは
ハイレベル（以下Ｈとする）同士の場合、ロウレベル（
以下りとする）同士の場合、一方がＨで他方がＬの場合
、そしてこの逆の場合の４つの動作モードが考えられる
。以下各場合に分けて説明する。

（１）８１．Ｓ２共ハイレベルの場合、この場合、デー
タ転送回路１９からのハイレベルのデータは、オア・ゲ
ート２０の他方入力端の信号レベルに拘らずそのオア・
ゲート２０を通過し、バッファ２１を介してバス・ライ
ン１２に導入される。

このとき、バス・ライン１２上のデータはハイレベルで
あるからデータの衝突は起こらず両データはそれぞれ所
定の受信端末に伝送される。即ち、データを共有するこ
とができるものである。

なお、ＣＰ　Ｕ　１３は上記データの衝突が発生しなか
ったことを以下のようにして判定する。

即ち、各データがハイレベルであるので、排他論理和ゲ
ート２３はその各入力端はそれぞれハイレベルの信号が
供給され、信号の一致を検出する。

この一致出力Ｓ３は第２図に示すようにロウレベルであ
り、カウンタ２４をクリヤー状態に制御してカウンタ２
４のキャリー出力端子ＣＡよりロウレベルの信号Ｓ４を
導出する。この信号Ｓ４がロウレベルであることにより
、第１のフリップ・７０ツブ回路２６は、入ノｊ端子り
からのロウレベル信号をラッチすることなく非反転出力
端子Ｑにハイレベルの信号を、反転出力端子０にロウレ
ベルの信号を発生する。この為、オア・ゲート２０への
信号Ｓ５がロウレベルとなり、オア・ゲート２９への信
号Ｓ６がハイレベルとなることで、各ナンド・ゲート２
８およびオア・ゲート２９はそれぞれハイレベルの信号
Ｓ８　、Ｓ９をｃ　ｐ　Ｕ　１３に供給する。ｃｐｕ１
３はこれら２つの信号がハイレベルであることにより、
バス・ライン１２上でデータの衝突も回路故障も発生し
ていないと判定するわけである。この判定結果はデータ
転送回路１９にデータの送出を続行させるものである。

なお、第２の７リツプ・フロップ回路２７の出力Ｓ７は
前ビットでのデータが不定の為不定レベルとなる。以上
の動作モードは第２図の期間ｔ２に示される。

（２）Ｓｌ　、８２が共にロウレベルの場合、期間ｔ１
はこの動作モードを示す。データ８１゜＝　１５− ８２が共にロウレベルのとぎ排他論理和ゲート２３は上
記と同様にロウレベルの信号を発生する。したがって、
カウンタ２４はやはりロウレベルの信号をキャリー出力
端子ＣＡより導出して第１フリツプ・フロップ回路２６
の各出力端子Ｑ、Ｑよりハイレベルおよびロウレベルの
信号をそれぞれオア・ゲート２９並びにナンド・ゲート
２８およびオア・ゲート２０に供給し、これにより、Ｃ
Ｐ　Ｕ　１３は各信号検出端子１３ａ　、　１３ｂにハ
イレベルの信号を入力してバス・ライン１２上でデータ
の衝突も回路故障も発生していないと判定づることがで
きる。

（３）８１がハイレベル、Ｓ２がロウレベルの場合、 この場合は期間ｔ４に示？ｉ　Ｊ：うにバス・ライン１
２上で実際にデータの衝突が発生した場合である。

即ち、データ転送回路１９から導出されるハイレベルの
データ信号Ｓ１は、オア・ゲート２０の使方入力端の信
号レベルに拘らず同ゲート２０およびバッファ２１を介
してバス・ライン１２に導かれる。このときのバス・ラ
イン１２上のデータはロウレベルであるため、このロウ
レベルが優先されてバッファ２２に入力される。バッフ
ァ２２の出力Ｓ２はオア・グー１−２０からのデータ信
号Ｓ１と排他論理和ゲート２３で比較され、排他論理和
ゲート２３はハイレベルの信号＄３をカウンタ２４のク
リヤ一端子ＣＬに入力し、カウンタ２４はクロックパル
ス２５をカウントする。そして、カウンタ２４は所定時
間が経過すると、キャリー出力端子ＣＡより出力する信
号Ｓ４をハイレベルに変化させ、この信号を各フリップ
・フロップ回路２６．２７のクロック入力端子ＣＫに入
力し、第１の７リツプ・７０ツブ回路２６は反転出力端
子Ｑよりハイレベルの信号をそれぞれオア・ゲート２０
およびナンド・ゲート２８に入力するとともに、非反転
出力端子Ｑより出力する信号Ｓ６をロウレベルとする。

一方、第２の７リツプ・７０ツブ回路２１は、カウンタ
２４からのキャリー出力Ｓ４でデータ入力端子りに入力
されるデータ信号Ｓ１のハイレベルをラッチし、出力端
子Ｑよりそのハイレベル信号をナンド・ゲート２８およ
びオア・ゲート２９にそれぞれ供給する。これによって
、ナンド・ゲート２８はＣＰ　Ｕ　１３の信号検出端子
１３ａにハイレベルからロウレベルに変化する信号Ｐ１
を供給し、この信号変化をＣＰ　Ｕ　１３が検出するこ
とで即座にバス・ライン１２上でデータの衝突が有った
と判定するものである。この判定によってＣＰ　Ｕ　１
３は例えば舅在送出中のデータを一時的にスＩ・ツブす
ることができる。なお、この場合、オア・ゲート２９の
出力Ｓ９のレベルはハイレベルで一定である為、ＣＰＵ
１３はこのゲート２９からの信号の変化による判定は行
なわない。ただし、第１のフリップ・フロップ回路２６
のプリセット端子ＰＲには信号Ｓ１０をロウレベルにし
てフリップ・フロップ回路２６をリセットしている。こ
れにより、ＣＰ　Ｕ　１３への信号Ｓ８はハイレベルに
回復し、再び次のビット期間でのデータの衝突を検出す
る為の準備がなされる。

（４）Ｓｌがロウレベル、＄２がハイレベルの場合、 バス・ライン１２は本実施例の場合オーブン・コレクタ
で構成されている為、バッファ２１からロウレベルの信
号を供給すれば、このロウレベルが優先されてバス・ラ
イン１２より返って来るべきである。しかし、バス・ラ
イン１２よりハイレベルの信号が返って来るということ
は、バス・ライン１２のオープン・コレクタ状態が回路
的に破壊されたものである。したがってこの様な場合に
本発明は、バス・ライン１２の回路故障を検出すること
ができる。

即ち、期間ｔ３において、Ｓｌがロウレベル、Ｓ２がハ
イレベルの場合、排他論理和ゲート２３の出力＄３はデ
ータの不一致を検出してハイレベルの信号をカウンタ２
４に供給し、これによりカウンタ２４は所定時間経過後
キャリー出力Ｓ４をハイレベルに変えることで第１、第
２のフリップ・フロップ回路２６．２７の非反転出力Ｓ
６　、Ｓ７をそれぞれロウレベルに保持する。また、第
１のフリップ・７０ツブ回路２６の反転出力端子０は出
力Ｓ５をハイレベルにする。したがって、ナンド・ゲー
ト２８の出力Ｓ８はハイレベルを維持するが、オア・ゲ
ート２９の出力Ｓ９はキャリー出力Ｓ４のレベル変化に
対応してロウレベルに変化し、ＣＰ　Ｕ　１３の信号検
出端子１３ｂへの信号Ｓ９をロウレベルにする。この信
号Ｓ９の変化でＣＰ　Ｕ　１３はバス・ライン１２で回
路故障が有ったことを判定するわけである。これによっ
て、データ転送回路１９に対して所定の動作指定信号を
送ることができる。

なお、オア・ゲート２０の他方入力端にはハイレベルの
信号が入力されるが、この信号はデータ転送回路１９か
らのロウレベルのデータＳ１をマスクして無効にするこ
とができる。このことは、故障したバス・ライン１２に
対しそれ以上負担をかけるＪ：うなロウレベルの信号の
供給を阻止するものである。

こうして本発明は、データの高速伝送と、この高速伝送
に応じた１ビツト毎のデータの衝突検出を確実に行うこ
とができるものである。つまり、ｃ　ｐ　Ｕ　１３は各
信号検出端子１３ａ　、　１３ｂからの信号のレベル変
化の瞬間で、換言すればエツジ・トリガ的にデータの衝
突を検出しているので、従来のように判定に要する時間
を必要としないわけである。

なお、ＣＰ　Ｕ　１３は各検出端子１３ａ　、　１３ｂ
からの信号で表示端末１６にバス・ラインのエラー・メ
ツセージを表示するようにしてもよい。

［発明の効果］ 以上説明したように本発明によれば、バス・ライン上の
データの衝突検出をＣＰＵの判定処理によって行うこと
を回避し、１ビット単位のレベル検出判定を行うハード
ウェアにて実現したので、判定に要する時間を短縮でき
、その分データを高速でバス・ラインに供給する為のシ
リアル・データ転送用バッファをＣＰｔＪとバス・ライ
ンとの間に介装してバス・ライン上のデータの伝送速度
を高速化することができるという効果がある。

【図面の簡単な説明】

第１図は本発明にかかるデータ衝突処理回路の一実施例
を示す回路図、第２図および第３図は本発明の詳細な説
明するためのタイムチャート、第４図は従来のデータ衝
突処理回路の一例を示す回路図である。 １１・・・マイクロコンピュータ、１２・・・バス・ラ
イン、１３・・・マイクロプロセッサ、１９・・・デー
タ転送回路、２０、２９・・・オア・ゲート、２１．２
２・・・バッファ、２３・・・排他論理和ゲート、２４
・・・カウンタ、２６．２７・・・フリップ・７０ツブ
回路、２８・・・ナンド・ゲート。 第２図 第３図

Claims (1)

1. 【特許請求の範囲】 データ処理端末装置同士間のデータの授受をバス伝送路
   を介して行うデータ通信装置において、第１のデータ処
   理端末装置からのデータが入力され、このデータをシリ
   アルに出力し、出力されたデータを第１のバッファを介
   してバス伝送路に供給するとともに、前記バス伝送路上
   のデータを第２のバッファを介して入力し、この入力デ
   ータを前記データ処理端末に供給するデータ転送回路と
   、 この転送回路からのデータが第１入力端に供給され、前
   記第２のバッファからのデータが第２入力端に供給され
   、両データの不一致を検出する不一致検出回路と、 この検出回路の出力が供給されるとともに前記データ転
   送回路からのデータが供給され、前記不一致検出回路か
   ら不一致出力が供給されたときの前記データ転送回路の
   発生するデータが所定レベルの場合に、前記第１のデー
   タ処理装置の送出したデータとバス伝送路上のデータと
   が衝突したことを検出する検出手段とを備え、 この検出手段の出力で前記データ転送回路を制御してデ
   ータの送出を停止するようにしたことを特徴とするデー
   タ衝突処理装置。