JP2939293B2 - 電気通信ポートの構成決定装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ通信に関し、より詳細には２つの装置
間でこのような通信を行うことができるデータ通信チャ
ネルを構成するシステムに関する。

〔従来の技術〕

データ通信の分野にはさまざまな標準が存在する。例
えば、データをコード化して送信するためのさまざまな
ソフトウェア標準、すなわち、プロトコルがある。これ
らの標準のいくつかは送信エラーを発見しさらには修正
する能力を提供する。

しかしながら、このようなソフトウェア標準の問題に
到達する前に、無数のハードウェア標準の中から選択を
行わなければならない。このようなハードウェア標準は
複数のデータビットが同時に送信される“並列”データ
伝送を提供する。通常並列データ通信チャネルは、８ビ
ットバイトに対応して、一時に８データビットの送信を
提供する。しかしながら、このような並列通信を本来８
ビットデータチャネルに制約するものは何もなく、任意
数のビットを同時に送信することができる。

また、データチャネルは一時に１データビットが送信
される直列データチャネルとすることもできる。次に、
データビットは受信機により蓄積され、必ずしもそうで
はないが代表的には、やはり８ビットバイトの所望のグ
ルーピングヘアセンブルされる。

被送信データの他に、大概のデータ通信チャネルは、
並列であれ直列であれ、いくつかの制御信号を含んでい
る。これらの制御信号により互いに通信しているポート
は通信チャネルを適切に使用して情報が正しく送受信さ
れるのを保証することができる。

公知の最良の直列通信チャネル用標準はRS232Cであ
る。RS232C標準は互いに通信を行う２つの電子システム
を接続する25本の信号回線の各々の用途を指定する。こ
れら25回線のうち、２回線は各方向へのデータ送信用で
あり、他は２つのシステム間で大地電位を整合したり制
御信号を与えるために使用される。

RC232C標準は２つの異種デバイス間の送信用に定義さ
れている。これらはデータ端末装置型デバイス（DTE）
およびデータ通信装置型デバイス（DCE）として知られ
ている。しかしながら、時には、RS232Cチャネルを使用
して、各々がDTEとして構成されている。２つのデバイ
スが互いに通信を行うようにすることが望まれる。さら
に、標準の定義に関しては意味をなさないが、実際には
２つのDCEデバイスを接続して互いに通信を行いたい場
合もある。さらに、DTEおよびDCEの定義内であっても、
一つのシステムからもう一つのシステムへ変動する余地
が幾分かある。従って、接続されるデバイスの正確な構
成を前もって知る必要があり、かつデバイス間で通信を
行うために特別なケーブルおよび／もしくはジャンパー
を設ける必要がある。

本発明は通信ポートの構成を自動的に検出する回路を
提供する。一実施例に従って、差レジスタが第１のデジ
タル値にリセットされラッチが初期期間中の通信ポート
の信号回線のデジタル状態を記憶する。比較手段がラッ
チに記憶されたデジタル状態を後続する期間中の同じ回
線のデジタル状態と比較する。回線のデジタル状態が変
化すると、第１のデジタル値とは異なる第２のデジタル
値が差レジスタ内に記憶されて、監視される回線が通信
ポートの出力であることを示す。

本発明の第２の実施例に従って、電子ドライバ回路が
通信ポートの１回線を選定された一つのデジタル状態へ
駆動しようと試みる。ドライバが回線を選定された一つ
のデジタル状態へ駆動させたかどうかを比較手段が決定
し、駆動させていなければ第２のデジタル値を差レジス
タへ記憶する。

〔実施例〕

本発明を市内通信ポートおよび遠方通信ポート有する
データ通信システムに関して説明する。各ポートは複数
の並列情報チャネルを介して情報を送受信することがで
きる。しかしながら、通信ポートはその用語の伝統的な
意味合いにおける並列ポートである必要はない。そのた
め、並列情報を送受信できる通信ポートは各送信方向に
対して一つずつ２つの並列チャネルを使用してデータを
送信するかもしくは他のチャネルを制御信号と並列に一
つ以上のチャネルを介してデータを送信する伝統的な直
列通信ポートも含んでいる。

本発明において、通信ポートの構成を前もって知る必
要性はその構成を感知する回路を設けることにより不要
とされる。構成を決定した後、それに関する情報がレジ
スタ内に記憶され遠方通信ポートに接続された類似の回
路へ送信される。遠方通信ポートの類似回路はその関連
ポートの構成を感知し、その構成に関する情報を記憶し
て元の回路へ返送する。次に、両回路共２つのポート間
で妥当な接続が可能がどうかを決定し自動的に通信構成
とする。

本発明は接続される通信ポート内の情報チャネルが入
力であるか出力であるかを決定する回路を提供する。こ
のような決定を行う２つの方策が採用される。第一は通
信ポート内の情報チャネルを監視してデジタル状態間で
電位が変化しているかどうかを決定することである。変
化しておれば、ポートはチャネルを駆動しておりそのポ
ートの出力である。

第１図は情報チャネルをこのように監視する回路を示
す。第１図の回路はANDゲート10,12、ORゲート14および
Ｄ型フリップフロップ16からなる入力レジスタと、排他
的ORゲート18、ANDゲート20,22、ORゲート24およびＤ型
フリップフロップ26からなる差発生器およびレジスタを
含んでいる。

第１図の回路への５つの入力信号がある。これらの信
号は通信ポートから受信して回線28へ加えられるデータ
信号、回線30へ加えられるHold−Not Hold信号、回線32
へ加えられるシステムクロック信号、回線34へ加えられ
るリセット信号および回線36へ加えられるテスト信号で
ある。

最初テストシーケンス中に、回線30上のHold−Not Ho
ld信号及び回線36上のテスト信号はローに保持され、回
線34上のリセット信号はハイに保持される。

回線30はロー状態であるため、出力ANDゲート12はロ
ーとなりANDゲート10、従ってORゲート14の出力は回線2
8上のデータ入力信号に追従する。従って、回線32上の
最初のクロックパルスにおいて回線28上の現在のデータ
信号の値がフリップフロップ16に記憶される。

同時に、回線34のリセット信号がハイに保持され且つ
回線36上のテスト信号がローに保持されるため、ANDゲ
ート20及び22、従ってORゲート24がロー出力信号を有す
ることになる。従って、同じ第１のクロックサイクルで
ロー値がフリップフロップ26に記憶される。

前記したように、回線32上のシステムクロック信号が
サイクルされてフリップフロップ16,26に初期値が記憶
されると、Hold−Not Hold、リセット及びテスト信号が
全て反転される。次に、回線30上のHold−Not Hold信号
がハイレベルとなるため、ANDゲート10はロー入力を有
し従って回線28上のデータ信号の値に無関係にロー出力
を有する。逆に、ANDゲート12は回線30からハイ入力信
号を受信する。従って、ANDゲート12の出力はフリップ
フロップ16の出力がハイの場合はハイとなり、フリップ
フロップ116の出力がローの場合はローとなる。従っ
て、ORゲート14はANDゲート10からロー信号を受信し、A
NDゲート12からハイもしくはロー信号を受信し、ANDゲ
ート12からの信号の値はフリップフロップ16の出力と同
じになる。従って、ORゲート14の出力はフリップフロッ
プ16の出力と同じとなる。これにより、回線30上のHold
−Not Hold信号がハイであれはフリップフロップ16の値
は変らない。

第１の期間中にフリップフロップ16の出力はデータ信
号の値にラッチされるため、排他的ORゲート18はテスト
中のその初期データ値に等しい一つの入力信号を常に受
信する。排他的ORゲート18のもう一つの入力はテスト中
の後続データ信号に等しい。従って、データ信号がフリ
ップフロップ16にラッチされた初期データ信号と同じで
ある時は常に排他的ORゲート18の出力はゼロに等しく、
データ信号が初期値と異なる場合にはハイとなる。

回線34上のリセット信号はローであるため、ANDゲー
ト20は一つのハイ入力を受信する。ANDゲート20の他方
の入力はフリップフロップ26からの出力信号である。フ
リップフロップ26はロー出力値にリセットされるため、
この信号は最初ローである。従って、ANDゲート20の出
力は最初ローである。回線36上のテスト信号はハイとな
って、ANDゲート22へハイ入力を与える。従って、ANDゲ
ート22の出力は排他的ORゲート18の出力信号に等しくな
る。従って、フリップフロップ16にラッチされている初
期データ信号と回線28上の後続データ信号との差が検出
されるとANDゲート22はハイ出力を有し、さもなくばロ
ーとなる。このような差が検出されると、ORゲート24は
ハイ入力信号を受信し次にハイ出力信号を与える。回線
32上のクロック信号の次のサイクルで、そのハイ信号は
フリップフロップ26にラッチされる。その後、フリップ
フロップ26の出力はハイとなる。そのハイ信号はANDゲ
ート20へ戻され、それはその後２つのハイ信号を有し、
ORゲート24が常に少くとも一つのハイ入力信号を受信す
ることを保証する。従って、システムがリセットされて
検出サイクルを再開するまでフリップフロップ26の出力
はハイのままであることが保証される。

フリップフロップ26の出力信号がハイであると、デー
タ入力回線28上の信号のデジタル状態は変化している。
そのためには、データ入力回線28を回路が接続される通
信ポート上の出力回線に接続しなければならない。回線
は出力であることが判っているため、自己構成回路は構
成プロセスを進めることができる。しかしながら、フリ
ップフロップ26の出力信号がローであると、本回路の回
線28のデータが接続されるポートの回線は入力回線であ
るという保証はない。テスト時間中にデジタル状態を変
えなかったのは出力回線であるかも知れないという可能
性がある。

回路が接続される通信ポートの出力に回線28が接続さ
れることを第１図の回路のテストにより終局的に決定で
きない場合には、差テスト方策を採用することができ
る。別のテスト方策に対する回路を第２図に示す。第２
図の回路の方策は通信ポートの入出力回線間の差に基い
ている。

特定回線が出力回線であれば、それには回線を現在の
論理状態を示す特定電圧に保持するためのドライバが接
続されている。しかしながら、回線28が接続されるポー
トの回線が入力であれば、ポート内の回路は外部ソース
により課される電圧を感知するものである。従って、第
２図の回路の方策は回線28を交互にハイおよびロー電圧
状態に駆動してその電圧を監視しようと試みることであ
る。ドライバ44および抵抗器46は回線28がポートの入力
し接続される場合には回線28を容易に所望電圧に駆動す
るが、通信ポートの出力回線内の代表的ドライバの効果
にはかなわないように選定される。従って、ドライバ44
が回線28をロー電圧レベルへ駆動しようとしている時に
回線28がハイ電圧レベルにあるかもしくはドライバ44が
回線28をハイ電圧レベルに駆動しようとしている時に回
線28がロー電圧レベルにあれば、回線28は通信ポートの
出力に接続される。また、回線28が終始ドライバ44の出
力レベルに追従すれば、回線28は通信ポートの入力回線
に接続される。

第２図の回路を使用しない場合には、回線48上のテス
ト信号はロー論理状態とされる。これにより、ドライバ
44は高インピーダンスモードとなり回線50上の信号が回
路に影響を及ぼさないようにする。また、回線48上のテ
スト信号はANDゲート64の一入力にも接続されて回線48
上の信号をローとするため、回線66上の第２図の回路の
出力がローとなることが保証される。

信号回線をテストするのに第２図の回路を使用する場
合、回線48上のテスト信号はハイとされ回線50上の信号
はローおよびハイレベル間を交互にサイクルされる。ド
ライバ44の出力は回線50上の信号に追従する。従って、
回線50上の信号がローであれば、ドライバ44の出力はロ
ーとなる。前記したように、回路は次にドライバ44が回
線45をロー電圧レベルに駆動しようとしている時にドラ
イバ40が回線45をハイ電圧レベルに駆動しているかどう
かを決定すようにされている。

逆の場合に較べて特に好ましいシーケンスというわけ
でもないが、この検討は回線50が最初にシステムロー電
圧レベルにセットされた後にシステムハイ電圧レベルに
サイクルされるものと想定している。回線50がロー電圧
レベルにありANDゲート56の一入力に接続されているた
め、ANDゲート56の出力はローとなることが保証され
る。回線50上の信号はインバータを介してANDゲート58
の一入力に接続されているため、ANDゲート58の出力は
電圧比較器54の出力に追従する。

電圧比較器54の負入力はハイ信号閾値電圧、即ち電圧
レベルがそれよりも高い信号はシステムハイ電圧レベル
にあると解釈される電圧値、を与える電圧源に接続され
ている。回線45上の信号がハイレベル閾値高圧よりも高
ければ、ANDゲート54の出力はハイとなる。その場合に
は、ANDゲート58の出力はORゲート60の出力と同様にハ
イとなる。排他的ORゲート62は回線50に接続された一入
力と回線60の出力に接続された一入力を有している。回
線50上にロー論理信号がある時に回線45がハイ状態に駆
動されると、排他的ORゲート62は一つのハイ信号と一つ
のロー信号を有し且つハイレベル出力を有する。従っ
て、回線66上のANDゲート64の出力はハイとなる。次
に、このハイレベルは第１図のフリップフロップ26、も
しくは他のレジスタ、に記憶して回路が接続される信号
回線は関連する通信ポートの出力回線であることを示す
ことができる。

回線50上の信号がローである時に回線45上の信号がロ
ーであれば、電圧比較器54の正入力に与えられる電圧は
ローであり電圧比較器54の負入力および出力に加わる閾
値電圧はローとなる。これにより、ANDゲート58およびO
Rゲート60の出力はローとなり排他的ORゲート62は２つ
のロー信号を受信する。従って、ORゲート62の出力はAN
Dゲート64の出力と同様にローとなり、第２図の回路は
回線66上にロー出力を有するようになる。この場合、回
路を付随する通信ポートの回線は出力回線としては示さ
れていないが、入力回線と想定することもできない。

回線50上の信号がローである時に回線が接続されてい
る通信ポートの回線が出力回線であると決定されていな
ければ、回線45は回線50上の信号がハイ論理状態となる
時を再び監視される。回線50上の信号がハイ論理状態と
なると、ANDゲート58は少なくとも一つのロー入力信号
を受信しロー論理状態の出力を有する。しかしながら、
ANDゲート56は少なくとも一つのハイレベル入力信号を
受信し、従ってその出力は電圧比較器52から受信する信
号に追従する。

電圧比較器52はローレベル電圧閾値の信号をその負入
力に加えている。回線45上の信号が回線50上の信号に追
従しており従ってシステムハイ電圧レベルにあれば、電
圧比較器52の正入力に加わる電圧はローレベル電圧閾値
よりも高く電圧比較器52の出力はハイ電圧レベルとな
る。従って、ANDゲート56の出力信号、従って、ORゲー
ト60の出力信号、はハイ電圧レベルとなる。従って、排
他的ORゲート62は、回線50およびORゲート60からの２つ
のハイレベル入力信号を受信する。これにより、排他的
ORゲート62の出力信号はロー電圧レベルとなる。従っ
て、ANDゲート64は一つのローレベル入力信号および一
つのハイレベル入力信号を受信し回線66上にハイレベル
出力信号を与える。回線45は回線50上の入力信号に追従
したため、これは予測されることである。しかしなが
ら、回線50がハイ電圧レベルとなる時に回線45はシステ
ムロー電圧レベルにとどまるため、電圧比較器52、AND
ゲート56およびORゲート60は各々がロー電圧出力信号を
与える。従って、排他的ORゲート62は一つのローレベル
入力信号と一つのハイレベル入力信号を受信し、ANDゲ
ート64へハイレベル出力信号を与える。従って、ANDゲ
ート64は２つのハイレベル出力信号を受信して回線66上
にハイレベル出力信号を与え、回路が接続される回線が
関連する通信ポートの出力回線であることを示す。

このテストは回線50上の信号が数回サイクルされる間
継続される。関連する通信ポートの回線が出力であると
決定されると、テスト完了とみなすことができる。所定
数のサイクル後に出力であると判明しない場合には、回
線45上の電圧が終始回線50に加わる電圧に追従したいと
いう事実により、関連する通信ポートの回線が入力であ
ることが示される。

第３図は第２図の回路の替りに使用できる別の回路を
示す。第３図の回路において、３状態ドライバ44′が第
２図の３状態ドライバ44に匹敵する方法で作動する。回
線48′にハイ電圧レベルを加えてテストがイネーブルさ
れると、３状態ドライバ44′は回線50′に加わる信号に
従って駆動回線45′を交互にハイおよびロー電圧レベル
へ駆動する。シュミットリガ68はその入力に加わるシス
テムハイ電圧レベルがそれをそのハイ出力状態へ駆動し
その入力に加わるシステムロー電圧レベルがそれをその
ロー電圧出力状態へ駆動するように選定される。次に、
排他的ORゲート62′は単にシュミットトリガ68の出力を
回線50′に加わる信号と比較する。それらが同じであれ
ば、排他的ORゲート62′はロー出力信号を与える。しか
しながら、それらが異なる場合には、排他的ORゲート6
2′はハイレベル出力を与える。テストがイネーブルさ
れる限り、ANDゲート64′は排他的ORゲート62′の出力
信号に等しい出力を与える。従って、回線45′上の信号
および回線50′上の信号が異なる場合には常に、回線6
6′上にハイレベル出力信号が与えられる。

回線50もしくは50′上の信号が変化する時は第２図お
よび第３図の回路は共に過渡現象を生じる。第４図は過
渡現象により生じるエラーを克服する付加回路を示す。
第４図の回路において、フリップフロップ70,72,76およ
びANDゲート74は第２図および第３図の回線66,66′上の
ハイ出力がそれぞれ充分な時間だけ維持されるのを保証
して関連する通信ポートの回線が実際に出力回線である
という決定をハイ出力が実際に示すのを保証するフィル
タを提供する。回線78上にフィルタクロック信号が与え
らえる。好ましくは、回線78上のフィルタクロック信号
は回線32上のシステムクロック信号よりも低周波数であ
る。フリップフロップ70の入力は回線66もしくは66′か
ら信号を受信する。その信号の値はフィルタクロックが
サイクルされる時にフリップフロップ70にラッチされ
る。次に、この値はフリップフロップ72の入力へ与えら
れフィルタクロックの次のサイクルでそこヘラッチされ
る。次に、フリップフロップ70,72の出力はANDゲート74
により結合される。従って、ANDゲート74は回線66もし
くは66′がフィルタクロックの少くとも２周期だけ回線
78上にハイレベル出力を与える時にハイレベル出力を与
えるだけである。これが生じると、回線66上のハイレベ
ル信号は過渡現象により生じそうにもなくその値はフリ
ップフロップ76に記憶される。

次に、フリップフロップ76はそれをフリップフロップ
26へ与え、それから残りの回路はその回路が関連する通
信ポートの出力回線に接続されていると決定することが
できる。

【図面の簡単な説明】

第１図は本発明に従った第１の回路の略電気回路図、第
２図は本発明に従った第２の回路の略電気回路図、第３
図は本発明に従った第２の回路の別の実施例の略電気回
路図、第４図は本発明に使用するデジタルフィルタの略
電気回路図である。 参照符号の説明 10,12,20,22,56,58,64,64′,74……ANDゲート 14,24,60……ORゲート 16,26,70,72,76……Ｄ型フリップフロップ 18,62,62′……排他的ORゲート 44,44′……ドライバ 46……抵抗器 52,54……電圧比較器 68……シュミットトリガ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−250759（ＪＰ，Ａ) 特開 昭63−316960（ＪＰ，Ａ) 特開 平１−297937（ＪＰ，Ａ) 特開 平１−170248（ＪＰ，Ａ) 特開 平１−277049（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 29/06 H04L 25/02 301

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】電気通信ポートの構成を決定する装置にお
   いて、前記ポートは複数のデータ回線を具備し、前記各
   回線は２つのデジタル状態のいずれかをとることがで
   き、該装置は、 前記構成に関する情報を記憶する差レジスタと、 前記差レジスタを前記デジタル状態の第１の状態とする
   リセット手段と、 第１の期間中の前記回線の一方のデジタル状態を記憶す
   るラッチ手段と、 前記ラッチ手段に記憶された前記デジタル状態を後続期
   間中の前記回線のデジタル状態と比較する比較手段を具
   備し、前記ラッチ手段に記憶された前記デジタル状態と
   後継期間中の前記回線の前記デジタル状態が異なる場合
   には前記比較手段は前記差レジスタを第２のデジタル状
   態に変化させ、前記第２のデジタル状態は前記第１のデ
   ジタル状態とは異なる、電気通信ポートの構成決定装
   置。
2. 【請求項２】電気通信ポートの構成を決定する装置にお
   いて、前記ポートは複数のデータ回線を具備し、前記各
   回線は２つのデジタル状態のいずれかをとることがで
   き、該装置は、 前記構成に関する情報を記憶する差レジスタと、前記差
   レジスタを前記デジタル状態の第１の状態とするリセッ
   ト手段と、 前記回線の中の予め選定された一つの回線を前記デジタ
   ル状態の中の一方の状態にしようと試みるドライバ手段
   と、 前記予め選定された回線のデジタル状態を前記デジタル
   状態の中の一つの状態と比較する比較手段を具備し、前
   記予め選定された回線の前記デジタル状態と前記デジタ
   ル状態の中の前記一方の状態が異なる場合には前記比較
   手段は前記差レジスタを第２のデジタル状態に変化させ
   る、電気通信ポートの構成決定装置。