JPS62102565A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62102565A JPS62102565A JP24051585A JP24051585A JPS62102565A JP S62102565 A JPS62102565 A JP S62102565A JP 24051585 A JP24051585 A JP 24051585A JP 24051585 A JP24051585 A JP 24051585A JP S62102565 A JPS62102565 A JP S62102565A
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- JP
- Japan
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- floating gate
- insulating film
- gate
- single crystal
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はフローティング、ゲートを有する半導体装置に
関する。本発明は例えば、ＥＦＲＯＭのメモリー・セル
・トランジスタなどに利用することができる。
関する。本発明は例えば、ＥＦＲＯＭのメモリー・セル
・トランジスタなどに利用することができる。
本発明の半導体装置が有するフローティング・ゲートは
単結晶半休からなり、その単結晶半導体の表面を酸化す
る構成とすることにより成算の良好な絶縁膜が形成され
るため、保持特性や消去特性の優れた半導体装ｒとする
ことができる。
単結晶半休からなり、その単結晶半導体の表面を酸化す
る構成とすることにより成算の良好な絶縁膜が形成され
るため、保持特性や消去特性の優れた半導体装ｒとする
ことができる。
（従来の技術］
従来のフローティング・ゲートを有する半導体装置には
、例えば情報の記憶・消去・読み出しを来のＥＦＲＯＭ
の断面図を示す。このＥＰＲＯＭは、絶縁膜中にフロー
ティング・ゲート３２が埋め込んで成り、該フローティ
ング・ゲート３２に蓄積した電荷によって、 コントロ
ール・ゲート３４から見たしきい電圧が変わる。これに
よ−、て情報の記憶・消去・読み出しを行うものである
。このようにＥ Ｆ ＲＯＭにあっては、その電荷の蓄
積に絶縁膜が重要な役割をはたしている。
、例えば情報の記憶・消去・読み出しを来のＥＦＲＯＭ
の断面図を示す。このＥＰＲＯＭは、絶縁膜中にフロー
ティング・ゲート３２が埋め込んで成り、該フローティ
ング・ゲート３２に蓄積した電荷によって、 コントロ
ール・ゲート３４から見たしきい電圧が変わる。これに
よ−、て情報の記憶・消去・読み出しを行うものである
。このようにＥ Ｆ ＲＯＭにあっては、その電荷の蓄
積に絶縁膜が重要な役割をはたしている。
フローティング・ゲート３２とコントロール・ゲート３
４との間の第２ゲート絶縁膜３３は、通常フロ−ティン
グ・ゲート３２の構成材料であるポリシリコンの表面を
熱酸化することによって形成されている。しかしポリシ
リコンから得られる絶縁膜は、単結晶のシリコンから得
られる絶縁膜などに比べて表面の状態が荒く、密でない
ため膜質が劣り、リーク電流が大きく、絶縁耐圧も悪い
。このことがＥＰＲＯＭのメモリーセルの記憶保持特性
や消去特性を向上させる上で、隘路となっている。
４との間の第２ゲート絶縁膜３３は、通常フロ−ティン
グ・ゲート３２の構成材料であるポリシリコンの表面を
熱酸化することによって形成されている。しかしポリシ
リコンから得られる絶縁膜は、単結晶のシリコンから得
られる絶縁膜などに比べて表面の状態が荒く、密でない
ため膜質が劣り、リーク電流が大きく、絶縁耐圧も悪い
。このことがＥＰＲＯＭのメモリーセルの記憶保持特性
や消去特性を向上させる上で、隘路となっている。
上記の如く、従来技術では、フローティング・ゲートと
コントロール・ゲート間の絶縁膜の膜質に問題があり、
これが半導体装置の特性、特に記憶保持特性や消去特性
に問題を及ぼしている。
コントロール・ゲート間の絶縁膜の膜質に問題があり、
これが半導体装置の特性、特に記憶保持特性や消去特性
に問題を及ぼしている。
本発明は上記問題点に鑑みてなされたもので、フローテ
ィグ・ゲートを被う絶縁膜を良質の膜質にして、リーク
電流を小さく、絶縁耐圧を良くすることにより、良好な
記憶保持特性や消去特性を持った半導体装置を提供する
ことを目的とする。
ィグ・ゲートを被う絶縁膜を良質の膜質にして、リーク
電流を小さく、絶縁耐圧を良くすることにより、良好な
記憶保持特性や消去特性を持った半導体装置を提供する
ことを目的とする。
〔問題点を解決するための技術的手段〕上記問題点を解
決するため、本発明ではフローティング・ゲートを有す
る半導体装置において、該フローティング・ゲートが単
結晶半導体からなるようにし、該単結晶半導体の表面を
酸化する構成をとる。
決するため、本発明ではフローティング・ゲートを有す
る半導体装置において、該フローティング・ゲートが単
結晶半導体からなるようにし、該単結晶半導体の表面を
酸化する構成をとる。
フローティング・ゲートを有する半導体装置におい゛Ｃ
，確実な記憶の保持、消去をなし得るためには、フロー
ティング・ゲートを被う絶縁膜が良好な絶縁耐圧性を示
し、リーク電流の小さいものである事が必要である。本
発明においては、フローティング・ゲートが準結晶単導
体からなり、この単結晶半導体を酸化することにより絶
縁膜を形成するので、中結晶半導体（例えば単結晶シリ
コンなど）から得られろ良質な絶縁膜を有する構成とす
ることができろ。
，確実な記憶の保持、消去をなし得るためには、フロー
ティング・ゲートを被う絶縁膜が良好な絶縁耐圧性を示
し、リーク電流の小さいものである事が必要である。本
発明においては、フローティング・ゲートが準結晶単導
体からなり、この単結晶半導体を酸化することにより絶
縁膜を形成するので、中結晶半導体（例えば単結晶シリ
コンなど）から得られろ良質な絶縁膜を有する構成とす
ることができろ。
このようにして得られる絶縁膜は表面が密であり、良好
な膜質を有するため、リーク電流が小さく、絶縁耐圧性
が優れている。
な膜質を有するため、リーク電流が小さく、絶縁耐圧性
が優れている。
その結果、半導体装置の記憶保持特性や消去特性などの
特性を向上させることができる。
特性を向上させることができる。
以下、本発明の実施例について説明する。以下述べる実
施例は、本発明をＭＯＳＦＥＴ、特にＥＰ ＲＯＭとし
て具体化した装置に適用したものである。
施例は、本発明をＭＯＳＦＥＴ、特にＥＰ ＲＯＭとし
て具体化した装置に適用したものである。
この装置は、第１図に示すように、フローティング・ゲ
ート２を有し、該フローティング・ゲート２が単結晶半
導体からなり、該阜結晶半■体表面が酸化されて、図示
例の場合第２ゲート絶縁膜３となっているものである。
ート２を有し、該フローティング・ゲート２が単結晶半
導体からなり、該阜結晶半■体表面が酸化されて、図示
例の場合第２ゲート絶縁膜３となっているものである。
上記構成の半導体装置は、良好な膜質の絶縁膜を有する
ことにより、優れた特性を示す。
ことにより、優れた特性を示す。
このような本発明の半導体装置を実施するにあたり、そ
の製造方法としては種々のものが考えられるが、本発明
を効果的、かつ容易に実現するものとして、次に述べる
製造工程を採ることができる。
の製造方法としては種々のものが考えられるが、本発明
を効果的、かつ容易に実現するものとして、次に述べる
製造工程を採ることができる。
第２図の（ａｌ〜（ｄｌは本実施例としてＥＰＲＯＭの
メモリーセルトランジスタの好ましい製造工程図である
。
メモリーセルトランジスタの好ましい製造工程図である
。
同図（ａｌは単結晶シリコンの基板１５の上にＬＯＧＯ
８領域、同とゲート領域を設け、これを例えば熱酸化な
どにより、ＬＯＧＯ３酸化、第１ゲート酸化を行いＳｉ
ｎ、の絶縁膜１１：ｌ、 １１ を形成する。
８領域、同とゲート領域を設け、これを例えば熱酸化な
どにより、ＬＯＧＯ３酸化、第１ゲート酸化を行いＳｉ
ｎ、の絶縁膜１１：ｌ、 １１ を形成する。
次にＥＦＲＯＭを形成するゲートにはレジストなどでマ
スクＭを施した後、一部（領域Ａの部分）の第１ゲート
絶縁膜をエツチング（例えばフッ酸系の等方性エツチン
グ）によりＡ′の部分を除去して、基板１５の単結晶シ
リコンを露出させる（同図（ｂ）参照）。
スクＭを施した後、一部（領域Ａの部分）の第１ゲート
絶縁膜をエツチング（例えばフッ酸系の等方性エツチン
グ）によりＡ′の部分を除去して、基板１５の単結晶シ
リコンを露出させる（同図（ｂ）参照）。
同図（Ｃ）は、その後フローティング・ゲートとなるポ
リシリコン２２をウェハ全面にＣＶＤなどにより析出さ
せる。従って領域Ａの部分では、ポリシリコン１２が基
板１５の単結晶シリコンと接触することになる。
リシリコン２２をウェハ全面にＣＶＤなどにより析出さ
せる。従って領域Ａの部分では、ポリシリコン１２が基
板１５の単結晶シリコンと接触することになる。
次に同図（ｄｌは、領域Ａにおいて、基板１５の単結晶
シリコンを種（Ｓｅｅｄ）としてエレクトロン・ビーム
・アニールなどを施してフローティング・ゲートとなる
ポリシリコン１２を再結晶化させる。この場合Ａのよう
な種領域を用いて再結晶化するので、バーズビーク（鳥
のくちばし状の領域）による、ゆるやかな傾斜状のテー
バ１６がついており、垂直になっている場合に比べて成
長が均一になり易い。従って再結晶化が非常に均質に行
われる。
シリコンを種（Ｓｅｅｄ）としてエレクトロン・ビーム
・アニールなどを施してフローティング・ゲートとなる
ポリシリコン１２を再結晶化させる。この場合Ａのよう
な種領域を用いて再結晶化するので、バーズビーク（鳥
のくちばし状の領域）による、ゆるやかな傾斜状のテー
バ１６がついており、垂直になっている場合に比べて成
長が均一になり易い。従って再結晶化が非常に均質に行
われる。
このようにして再結晶化により単結晶シリコン１２′と
なったフローティング・ゲートを従来のＥＰＲＯＭプロ
セスと同様に熱酸化することによって第２ゲーＨ色縁膜
（Ｓｉｆｔ ）１３を得る０本実施例は単結晶シリコン
を用いているため、従来１１５０℃位必要であった酸化
温度が９５０℃位でも良質な酸化膜が得られ、低温化で
きる。
なったフローティング・ゲートを従来のＥＰＲＯＭプロ
セスと同様に熱酸化することによって第２ゲーＨ色縁膜
（Ｓｉｆｔ ）１３を得る０本実施例は単結晶シリコン
を用いているため、従来１１５０℃位必要であった酸化
温度が９５０℃位でも良質な酸化膜が得られ、低温化で
きる。
上記工程により形成された本実施例のＥＰＲＯＭの第２
絶縁膜１３は、リーク電流のレベル、絶縁耐圧等がポリ
シリコンを酸化して得られる従来の第２絶縁膜よりも著
しく向上し、ＥＦＲＯＭにおける記憶保持特性や消去特
性が良好となる。
絶縁膜１３は、リーク電流のレベル、絶縁耐圧等がポリ
シリコンを酸化して得られる従来の第２絶縁膜よりも著
しく向上し、ＥＦＲＯＭにおける記憶保持特性や消去特
性が良好となる。
ところでＥＰＲＯＭのメモリーセルトランジスタは情報
の記憶（プログラム）、消去、読み出しを１個のデバイ
スで行うことができる。その動作原理は、紫外線消去型
ＥＰＲＯＭを例にとると、セルをプログラムするには、
第３図（ａｌの如くドレインのピンチオフ領域からいわ
ゆるホット・エレクトロンを注入して、フローティング
・ゲートを充電する。消去時には、光を照則し、フロー
ティング・ゲートからコントロール・ゲートや基板へ電
子を放出させる。紫外線によってフローティング・ゲー
トの電子が十分なエネルギーを得、フローティング・ゲ
ートを取り囲む絶縁膜とフローティング・ゲート間のエ
ネルギー障壁を乗り越える（同図（ｂｌ）。
の記憶（プログラム）、消去、読み出しを１個のデバイ
スで行うことができる。その動作原理は、紫外線消去型
ＥＰＲＯＭを例にとると、セルをプログラムするには、
第３図（ａｌの如くドレインのピンチオフ領域からいわ
ゆるホット・エレクトロンを注入して、フローティング
・ゲートを充電する。消去時には、光を照則し、フロー
ティング・ゲートからコントロール・ゲートや基板へ電
子を放出させる。紫外線によってフローティング・ゲー
トの電子が十分なエネルギーを得、フローティング・ゲ
ートを取り囲む絶縁膜とフローティング・ゲート間のエ
ネルギー障壁を乗り越える（同図（ｂｌ）。
フローティング・ゲートへの電荷によるコントロール・
ゲートのしきい電圧変化は次式で表せる。
ゲートのしきい電圧変化は次式で表せる。
Δ■、−ΔＱｙｃ／に
こで、Ｃはフローティング・ゲートとコントロール・ゲ
ートの間の容量、ΔＱ ｒ ｃはフローティング・ゲー
トの電荷の変化量である。第４図に見られる如（コント
ロールゲート電圧に対するドレイン電流の伝達特性は、
プログラム状態と消去状態とでは互いに平行移動した特
性になっている。読み出し時のコントロール・ゲート電
圧は、この二つの曲線の間にとる。この結果、ドレイン
電流はセルの状態を示す。すなわち、プログラム状態（
“０”を記憶）では非導通、消去状Ｂ（“１”を記憶）
では４通する。プログラムした時は、フローティング・
ゲートの負電荷によりフローティング・ゲート−ソース
間電圧は負になり、コントロール・ゲートに正の読み出
し電圧を加えてもセルは導通しない。
ートの間の容量、ΔＱ ｒ ｃはフローティング・ゲー
トの電荷の変化量である。第４図に見られる如（コント
ロールゲート電圧に対するドレイン電流の伝達特性は、
プログラム状態と消去状態とでは互いに平行移動した特
性になっている。読み出し時のコントロール・ゲート電
圧は、この二つの曲線の間にとる。この結果、ドレイン
電流はセルの状態を示す。すなわち、プログラム状態（
“０”を記憶）では非導通、消去状Ｂ（“１”を記憶）
では４通する。プログラムした時は、フローティング・
ゲートの負電荷によりフローティング・ゲート−ソース
間電圧は負になり、コントロール・ゲートに正の読み出
し電圧を加えてもセルは導通しない。
フローティング・ゲートは電源につながっていないため
、フローティング・ゲート電圧は、Ｍ禎電荷と、コント
ロール・ゲートや、ドレイン、チャンネル、ソース電圧
との容量結合で決まる。フローティング・ゲートとその
他の領域との電位差を使って、このデバイスの種々の酸
化膜領域の電界を定められる。
、フローティング・ゲート電圧は、Ｍ禎電荷と、コント
ロール・ゲートや、ドレイン、チャンネル、ソース電圧
との容量結合で決まる。フローティング・ゲートとその
他の領域との電位差を使って、このデバイスの種々の酸
化膜領域の電界を定められる。
このようにＥＦＲＯＭの特徴は、絶縁膜に被われたフロ
ーティング・ゲートに電子を蓄積することにより、情報
の記憶、消去などを行う点にある。
ーティング・ゲートに電子を蓄積することにより、情報
の記憶、消去などを行う点にある。
従って絶縁膜の膜質の優劣はＥＰＲＯＭの特性そのもの
を左右する重要な問題となっている。
を左右する重要な問題となっている。
その点本実施例でのＥＦＲＯＭは、フローティング・ゲ
ートの絶縁膜を単結晶シリコンにより形成したため、従
来のポリシリコンの絶縁膜よりも一層膜質が向上し、記
憶の保持特性や消去特性を良好にできる。
ートの絶縁膜を単結晶シリコンにより形成したため、従
来のポリシリコンの絶縁膜よりも一層膜質が向上し、記
憶の保持特性や消去特性を良好にできる。
上記の如く、従来ではポリシリコンなどの多結晶半導体
のフローティング・ゲートを酸化して、絶縁膜としてい
たため、フローティング・ゲートのリーク電流が大きく
、絶縁耐圧に問題があったのに対し、本発明では、単結
晶半導体からなるフローティング・ゲートを用い、この
表面を酸化することにより、単結晶半導体の絶縁膜を形
成することができるため、表面が密で、滑らかな膜質の
絶縁膜とすることが可能である。その結果リーク電流が
小さく、絶縁耐圧が良（なるため、半導体装置の良好な
記憶保持特性や消去特性を得ることができる。
のフローティング・ゲートを酸化して、絶縁膜としてい
たため、フローティング・ゲートのリーク電流が大きく
、絶縁耐圧に問題があったのに対し、本発明では、単結
晶半導体からなるフローティング・ゲートを用い、この
表面を酸化することにより、単結晶半導体の絶縁膜を形
成することができるため、表面が密で、滑らかな膜質の
絶縁膜とすることが可能である。その結果リーク電流が
小さく、絶縁耐圧が良（なるため、半導体装置の良好な
記憶保持特性や消去特性を得ることができる。
第１図は本実施例の半導体装置の断面図であり、第２図
はＥＰＲＯＭの製造工程図であり、第３図（ａ）〜（ｂ
ｌ及び第４図はＥ Ｐ ＲＯＭの動作原理説明図である
。第５図は従来例である。 １・・・第１ゲート絶８！膜、２・・・フローティング
・ゲート、３・・・第２ゲート絶縁膜。 特許出願人 ソニー株式会社 代理入 弁理士 高 月 亨 発−ス坑例 第１図 第３図 フシトロール・ケ一１．を凪−−−―−釦砕電搾明図 第４図 ４垣 来 イー１ 第５図
はＥＰＲＯＭの製造工程図であり、第３図（ａ）〜（ｂ
ｌ及び第４図はＥ Ｐ ＲＯＭの動作原理説明図である
。第５図は従来例である。 １・・・第１ゲート絶８！膜、２・・・フローティング
・ゲート、３・・・第２ゲート絶縁膜。 特許出願人 ソニー株式会社 代理入 弁理士 高 月 亨 発−ス坑例 第１図 第３図 フシトロール・ケ一１．を凪−−−―−釦砕電搾明図 第４図 ４垣 来 イー１ 第５図
Claims (1)
- 【特許請求の範囲】 フローティング・ゲートを有する半導体装置において、 該フローティング・ゲートが単結晶半導体からなり、 該単結晶半導体の表面が酸化されていることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24051585A JPS62102565A (ja) | 1985-10-29 | 1985-10-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24051585A JPS62102565A (ja) | 1985-10-29 | 1985-10-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62102565A true JPS62102565A (ja) | 1987-05-13 |
Family
ID=17060668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24051585A Pending JPS62102565A (ja) | 1985-10-29 | 1985-10-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62102565A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63299169A (ja) * | 1987-05-29 | 1988-12-06 | Sony Corp | フロ−ティングゲ−ト不揮発性メモリ |
| US5014098A (en) * | 1990-02-26 | 1991-05-07 | Delco Electronic Corporation | CMOS integrated circuit with EEPROM and method of manufacture |
| EP0464196A1 (en) * | 1990-01-22 | 1992-01-08 | Silicon Storage Technology, Inc. | Single transistor non-volatile electrically alterable semiconductor memory device with a re-crystallized floating gate |
| US5153143A (en) * | 1990-02-26 | 1992-10-06 | Delco Electronics Corporation | Method of manufacturing CMOS integrated circuit with EEPROM |
-
1985
- 1985-10-29 JP JP24051585A patent/JPS62102565A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63299169A (ja) * | 1987-05-29 | 1988-12-06 | Sony Corp | フロ−ティングゲ−ト不揮発性メモリ |
| EP0464196A1 (en) * | 1990-01-22 | 1992-01-08 | Silicon Storage Technology, Inc. | Single transistor non-volatile electrically alterable semiconductor memory device with a re-crystallized floating gate |
| US5014098A (en) * | 1990-02-26 | 1991-05-07 | Delco Electronic Corporation | CMOS integrated circuit with EEPROM and method of manufacture |
| US5153143A (en) * | 1990-02-26 | 1992-10-06 | Delco Electronics Corporation | Method of manufacturing CMOS integrated circuit with EEPROM |
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