JPS62101138A - 再標本化位相補正回路 - Google Patents
再標本化位相補正回路Info
- Publication number
- JPS62101138A JPS62101138A JP24205385A JP24205385A JPS62101138A JP S62101138 A JPS62101138 A JP S62101138A JP 24205385 A JP24205385 A JP 24205385A JP 24205385 A JP24205385 A JP 24205385A JP S62101138 A JPS62101138 A JP S62101138A
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- JP
- Japan
- Prior art keywords
- resampling
- circuit
- gate
- signal
- analog
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、音楽等の放送プログラム信号をＰＣＭ化して
伝送し、受信再生するシステムに関し、特に同一時刻に
標本化された信号が量子化された後、時分割多重されて
伝送された場合、受信側で同一時刻に再標本化して位相
補正を行なう再標本化位相補正回路に関する。
伝送し、受信再生するシステムに関し、特に同一時刻に
標本化された信号が量子化された後、時分割多重されて
伝送された場合、受信側で同一時刻に再標本化して位相
補正を行なう再標本化位相補正回路に関する。
従来、この種の位相補正回路は、直列・並列変換回路と
ｎ（ｎは２以上）個のディジタルメモリ回路とｎ個のデ
ィジタル／アナログ変換回路とｎ個の再標本化ゲート回
路で構成されていた。
ｎ（ｎは２以上）個のディジタルメモリ回路とｎ個のデ
ィジタル／アナログ変換回路とｎ個の再標本化ゲート回
路で構成されていた。
第８図はこの位相補正回路の従来例のブロック図、第４
図はそのタイムチャートである。
図はそのタイムチャートである。
この位相補正回路は、同一時刻に標本化された２個の信
号が量子化された後時分割多重されて伝送される場合の
例で、直列・並列変換回路１２と２個のディジタルメモ
リ回路１８．１４と２個のディジタル／アナログ変換回
路１５．１６と２個の再標本化ゲート回路１７．１８で
構成されている。入力端子１１に直列データａ （Ｉｎ
、２ｎ＊ １１゜２、 、１．、２！・・・）が入力さ
れると、直列・並列変換回路１２で並列データに変換さ
れ、ディジタルメモリ回路１８においてラツチノ（シス
Ｃ１毎に並列データとしてデータｂ！が出力される。ま
た、ディジタルメモリ回路１４においては位相の遅れた
ラッチパルスＣ２毎に並列データとしてデータｂ、が出
力される。ディジタルメモリ回路１８．１４の出力デー
タｂ、、ｂ、はそれぞれディジタル／アナログ変換回路
１５．１６に入力され、ディジタル／アナログ変換され
、アナログ信号ｄ、、ｄ、が出力される。
号が量子化された後時分割多重されて伝送される場合の
例で、直列・並列変換回路１２と２個のディジタルメモ
リ回路１８．１４と２個のディジタル／アナログ変換回
路１５．１６と２個の再標本化ゲート回路１７．１８で
構成されている。入力端子１１に直列データａ （Ｉｎ
、２ｎ＊ １１゜２、 、１．、２！・・・）が入力さ
れると、直列・並列変換回路１２で並列データに変換さ
れ、ディジタルメモリ回路１８においてラツチノ（シス
Ｃ１毎に並列データとしてデータｂ！が出力される。ま
た、ディジタルメモリ回路１４においては位相の遅れた
ラッチパルスＣ２毎に並列データとしてデータｂ、が出
力される。ディジタルメモリ回路１８．１４の出力デー
タｂ、、ｂ、はそれぞれディジタル／アナログ変換回路
１５．１６に入力され、ディジタル／アナログ変換され
、アナログ信号ｄ、、ｄ、が出力される。
アナログ信号ｄ、、ｄ、はそれぞれ再標本化ゲート回路
１７．１８に入力し、再標本化ゲートパルスｅで同時に
ゲートが開いて、ＰＡＭ信号ｆ３．ＰＡＭ信号らが得ら
れる。これらＰＡＭ信号ｆ、、ｆ、はそれぞれ低域ろ波
回路１９．２０を通過し、原アナログ信号が出力端子２
１．．２１ｔに得られる。
１７．１８に入力し、再標本化ゲートパルスｅで同時に
ゲートが開いて、ＰＡＭ信号ｆ３．ＰＡＭ信号らが得ら
れる。これらＰＡＭ信号ｆ、、ｆ、はそれぞれ低域ろ波
回路１９．２０を通過し、原アナログ信号が出力端子２
１．．２１ｔに得られる。
上述した従来の位相補正回路は、直列・並列変換回路と
ｎ（ｎは２以上）個のディジタルメモリ回路とｎ個のデ
ィジタル／アナログ変換回路とｎ個の再標本化ゲート回
路で構成されており、同一時刻に標本化されたｎ個の信
号の位相を補正しようとする場合、ディジタルメモリ回
路、ディジタル／アナログ変換回路が、入力される信号
数ｎと同じ数だけ必要となり、回路構成が複雑になると
いう欠点がある。。
ｎ（ｎは２以上）個のディジタルメモリ回路とｎ個のデ
ィジタル／アナログ変換回路とｎ個の再標本化ゲート回
路で構成されており、同一時刻に標本化されたｎ個の信
号の位相を補正しようとする場合、ディジタルメモリ回
路、ディジタル／アナログ変換回路が、入力される信号
数ｎと同じ数だけ必要となり、回路構成が複雑になると
いう欠点がある。。
本発明の再標本化位相補正回路は、原アナログ信号から
同一時刻に標本化されたｎ（ｎは２以上）個の信号が量
子化された後時分割多重されて伝送されてきた直列デー
タを受信し、この直列データを並列データに変換する直
列・並列変換回路と、前記並列データを記憶し、ランチ
パルス毎に切換え出力するディジタルメモリ回路と、前
記ディジタルメモリ回路の出力データをアナログ信号に
変換するディジタル／アナログ変換回路と、ゲートパル
スによってスイッチを閉じて前記ディジタル／アナログ
変換回路の出カ伯号を取り込み、次回に７ナロクケート
ハルスが到来するまでの所定の時間保持する（ ｎ −
１）個のアナログ保持回路と、再標本化パルスによって
ゲートを開き、前記ディジタル／アナログ変換回路から
出力された信号を受信し４４標本化し、第１のＰにシ信
号を出力する第１の再標本化ゲート回路と、前記再標本
化パルスによってゲートを開き、前記アナログ保持回路
から出力された（ ｎ −１）個の信号をそれぞれ受信
し、前記ディジタル／アナログ変換回路から出力された
信号と共に同一時刻に再標本化し、前記第１のＰＡＭ信
号と位相が一致した第２のＰＡＭ信号を出力する（ｎ−
１）個の第２の再標本化ゲート回路を有する。
同一時刻に標本化されたｎ（ｎは２以上）個の信号が量
子化された後時分割多重されて伝送されてきた直列デー
タを受信し、この直列データを並列データに変換する直
列・並列変換回路と、前記並列データを記憶し、ランチ
パルス毎に切換え出力するディジタルメモリ回路と、前
記ディジタルメモリ回路の出力データをアナログ信号に
変換するディジタル／アナログ変換回路と、ゲートパル
スによってスイッチを閉じて前記ディジタル／アナログ
変換回路の出カ伯号を取り込み、次回に７ナロクケート
ハルスが到来するまでの所定の時間保持する（ ｎ −
１）個のアナログ保持回路と、再標本化パルスによって
ゲートを開き、前記ディジタル／アナログ変換回路から
出力された信号を受信し４４標本化し、第１のＰにシ信
号を出力する第１の再標本化ゲート回路と、前記再標本
化パルスによってゲートを開き、前記アナログ保持回路
から出力された（ ｎ −１）個の信号をそれぞれ受信
し、前記ディジタル／アナログ変換回路から出力された
信号と共に同一時刻に再標本化し、前記第１のＰＡＭ信
号と位相が一致した第２のＰＡＭ信号を出力する（ｎ−
１）個の第２の再標本化ゲート回路を有する。
このようにディジタルメモリ回路は入力したｎ個の並列
データをラッチパルス毎に切換えて出力するので１個で
よく、これにともなってディジタル／アナログ変換回路
も１個となって、本発明の回路構成は従来の回路とくら
べて簡単になっている。なお、再標本化パルスが再標本
化ゲート回路本化ゲート回路で同一時刻に再標本化して
位相補正を行なうことのために（ｎ−１）個のアナログ
保持回路が設けられている。
データをラッチパルス毎に切換えて出力するので１個で
よく、これにともなってディジタル／アナログ変換回路
も１個となって、本発明の回路構成は従来の回路とくら
べて簡単になっている。なお、再標本化パルスが再標本
化ゲート回路本化ゲート回路で同一時刻に再標本化して
位相補正を行なうことのために（ｎ−１）個のアナログ
保持回路が設けられている。
〔実施例〕
本発明の実施例について図面を参照して説明する。
第１図は、本発明の再標本化位相補正回路の一実施例を
示す構成図、第２図は本実施例のタイムチャートである
。
示す構成図、第２図は本実施例のタイムチャートである
。
Ｌ側、Ｒ側からなる２チヤネル、ステレオ、オーディオ
信号（原アナログ信号）から同一時刻に再標本化された
２個の信号が量子化された後時分割多重されて伝送され
てきた直列データａ （Ｌ６ ＊Ｒａ ＊ Ｌ１＊ Ｒ
１＊ Ｌ！ ＊ Ｒ１ｅ・・・）が入力端子１に入力さ
れる。直列・並列変換回路２は、入力端子１に入力され
た直列データａを並列データ（不図示）に変換し、ディ
ジタルメモリ回路８は、この並列データを記憶し、ラッ
チパルスＣ毎にＬ側、Ｒ側が切換えられた並列データｂ
として出力する。ディジタル／アナログ変換回路４はこ
の並列データｂをアナログ信号ｄＫ変換し、出力する。
信号（原アナログ信号）から同一時刻に再標本化された
２個の信号が量子化された後時分割多重されて伝送され
てきた直列データａ （Ｌ６ ＊Ｒａ ＊ Ｌ１＊ Ｒ
１＊ Ｌ！ ＊ Ｒ１ｅ・・・）が入力端子１に入力さ
れる。直列・並列変換回路２は、入力端子１に入力され
た直列データａを並列データ（不図示）に変換し、ディ
ジタルメモリ回路８は、この並列データを記憶し、ラッ
チパルスＣ毎にＬ側、Ｒ側が切換えられた並列データｂ
として出力する。ディジタル／アナログ変換回路４はこ
の並列データｂをアナログ信号ｄＫ変換し、出力する。
アナログ保持回路５は、ズイツｔと抵抗とコンデンサで
構成され１．ゲートパルスｇによってスイッチを閉じて
、ディジタル／アナログ変換回路４の出力信号ｄを取込
み、次回にゲートパルスｇが到来するまでの所定の時間
、保持する。再標本化ゲート回路７は、再標本化パルス
ｅによってゲートを開き、ディジタル／アナログ変換回
路４の出力信号ｄを受信し、再標本化して位相補正を行
ない、Ｒ側ＰＡＭ信号ｆＲを出力する。再標本化ゲート
回路６は、再標本化パルスｅによってゲートを開き、ア
ナログ保持回路５の出力信号りを受信し、ディジタル／
アナログ変換回路４の出力信号ｄと共に同一時刻に再標
本化して位相補正を行ない、Ｒ側ＰＡＭ信号ｒｈ と
位相が一致し”たＬ側ＰＡＭ信号ｆＬを出力する。
構成され１．ゲートパルスｇによってスイッチを閉じて
、ディジタル／アナログ変換回路４の出力信号ｄを取込
み、次回にゲートパルスｇが到来するまでの所定の時間
、保持する。再標本化ゲート回路７は、再標本化パルス
ｅによってゲートを開き、ディジタル／アナログ変換回
路４の出力信号ｄを受信し、再標本化して位相補正を行
ない、Ｒ側ＰＡＭ信号ｆＲを出力する。再標本化ゲート
回路６は、再標本化パルスｅによってゲートを開き、ア
ナログ保持回路５の出力信号りを受信し、ディジタル／
アナログ変換回路４の出力信号ｄと共に同一時刻に再標
本化して位相補正を行ない、Ｒ側ＰＡＭ信号ｒｈ と
位相が一致し”たＬ側ＰＡＭ信号ｆＬを出力する。
このＬ側ＰＡＭ信号ｆＬ、Ｒ側ＰＡＭ信号ｆＲはそれぞ
れ低域ろ波回路８．９を通過し原アナログ信号に変換さ
れる。このようにしてＬ側出力端子１０＋およびＲ側出
力端子１０ｔには位相が一致したステレオ、オーディオ
信号が得られる。
れ低域ろ波回路８．９を通過し原アナログ信号に変換さ
れる。このようにしてＬ側出力端子１０＋およびＲ側出
力端子１０ｔには位相が一致したステレオ、オーディオ
信号が得られる。
以上説明したように本発明は、アナログ保持回路を（ｎ
−１）個追加することにより、ディジタルメモリ回路、
ディジタル／アナログ変換回路がともに１個で済み、従
来回路に比べて簡単な回路構成となり、しかも有効に再
標本化位相補正をすることができる効果がある。
−１）個追加することにより、ディジタルメモリ回路、
ディジタル／アナログ変換回路がともに１個で済み、従
来回路に比べて簡単な回路構成となり、しかも有効に再
標本化位相補正をすることができる効果がある。
第１図は、本発明の再標本化位相補正回路の一実施例を
示す構成図、第２図はそのタイムチャート、第８図は、
従来例の再標本化位相補正回路の構成図、第４図はその
タイムチャートである。 ２・・・・・・・・・直列・並列変換回路。 ８・・・・・・・・・ディジタルメモリ回路。 ４・・・・・・・・・ディジタル／アナログ変換回路。 ５・・・・・・・・・アナログ保持回路。 ６．７・・・・・・再標本化ゲート回路。 ａ・・・・・・・・・直列データ、 ｂ・・・・・・並
列データ。 Ｃ・・・・・・・・・ラッチパルス、ｄ・・・・・・ア
ナログ信号。 ｈ・・・・・・・・・アナログ保持回路５の出力信号。 ｇ・・・川・・・’７’−）パルス。 ｆＬ、ｆＲ・・・ＰＡＭ信号。 ｅ・・・・・・・・・再標本化パルス。
示す構成図、第２図はそのタイムチャート、第８図は、
従来例の再標本化位相補正回路の構成図、第４図はその
タイムチャートである。 ２・・・・・・・・・直列・並列変換回路。 ８・・・・・・・・・ディジタルメモリ回路。 ４・・・・・・・・・ディジタル／アナログ変換回路。 ５・・・・・・・・・アナログ保持回路。 ６．７・・・・・・再標本化ゲート回路。 ａ・・・・・・・・・直列データ、 ｂ・・・・・・並
列データ。 Ｃ・・・・・・・・・ラッチパルス、ｄ・・・・・・ア
ナログ信号。 ｈ・・・・・・・・・アナログ保持回路５の出力信号。 ｇ・・・川・・・’７’−）パルス。 ｆＬ、ｆＲ・・・ＰＡＭ信号。 ｅ・・・・・・・・・再標本化パルス。
Claims (1)
- 【特許請求の範囲】 原アナログ信号から同一時刻に標本化されたｎ（ｎは２
以上）個の信号が量子化された後時分割多重されて伝送
されてきた直列データを受信し、該直列データを並列デ
ータに変換する直列・並列変換回路と、 前記並列データを記憶し、ラツチパルス毎に切換え出力
するデイジタルメモリ回路と、 前記デイジタルメモリ回路の出力データをアナログ信号
に変換するデイジタル／アナログ変換回路と、 ゲートパルスによつてスイツチを閉じて前記デイジタル
／アナログ変換回路の出力信号を取り込み、次回にアナ
ログゲートパルスが到来するまでの所定の時間保持する
（ｎ−１）個のアナログ保持回路と、 再標本化パルスによつてゲートを開き、前記デイジタル
／アナログ変換回路から出力された信号を受信し再標本
化し、第１のＰＡＭ信号を出力する第１の再標本化ゲー
ト回路と、 前記再標本化パルスによつてゲートを開き、前記アナロ
グ保持回路から出力された（ｎ−１）個の信号をそれぞ
れ受信し、前記デイジタル／アナログ変換回路から出力
された信号と共に同一時刻に再標本化し、前記第１のＰ
ＡＭ信号と位相が一致した第２のＰＡＭ信号を出力する
（ｎ−１）個の第２の再標本化ゲート回路を有する再標
本化位相補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24205385A JPS62101138A (ja) | 1985-10-28 | 1985-10-28 | 再標本化位相補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24205385A JPS62101138A (ja) | 1985-10-28 | 1985-10-28 | 再標本化位相補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62101138A true JPS62101138A (ja) | 1987-05-11 |
Family
ID=17083572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24205385A Pending JPS62101138A (ja) | 1985-10-28 | 1985-10-28 | 再標本化位相補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62101138A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01154627A (ja) * | 1987-12-10 | 1989-06-16 | Nec Corp | Ｐｃｍデータ抽出およびｄ−ａ変換回路 |
-
1985
- 1985-10-28 JP JP24205385A patent/JPS62101138A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01154627A (ja) * | 1987-12-10 | 1989-06-16 | Nec Corp | Ｐｃｍデータ抽出およびｄ−ａ変換回路 |
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