JPS62101109A - 対数増幅器 - Google Patents
対数増幅器Info
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- JPS62101109A JPS62101109A JP60242080A JP24208085A JPS62101109A JP S62101109 A JPS62101109 A JP S62101109A JP 60242080 A JP60242080 A JP 60242080A JP 24208085 A JP24208085 A JP 24208085A JP S62101109 A JPS62101109 A JP S62101109A
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- Japan
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- operational amplifier
- circuit
- video
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- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、レーダ等電波応用機器の技術分野で使用さ
れる広帯域特性で高速ビデオ特性を有する対数増幅器に
関するものである。
れる広帯域特性で高速ビデオ特性を有する対数増幅器に
関するものである。
第４図は例えば米国特許３，６６８．５３５ （Ｊｕｎ
ｅ、６゜１９７２）に記載された従来の逐次検波形（Ｓ
ｕｃｃｅｓｉｖｅＤｅｔｅｃｔｉｏｎ Ｔｙｐｅ）対数
増幅器の概略機能を示すブロック図であり、図において
、１は高周波（以下ＲＦという）信号の入力端、２は広
帯域ＲＦ特性を有するＲＦ増幅回路、３は検波回路、４
は所定の検波出力で振幅制限するビデオ制限回路、５は
伝送線路、６は整合用終端抵抗、７は負荷抵抗（Ｒ／）
である。
ｅ、６゜１９７２）に記載された従来の逐次検波形（Ｓ
ｕｃｃｅｓｉｖｅＤｅｔｅｃｔｉｏｎ Ｔｙｐｅ）対数
増幅器の概略機能を示すブロック図であり、図において
、１は高周波（以下ＲＦという）信号の入力端、２は広
帯域ＲＦ特性を有するＲＦ増幅回路、３は検波回路、４
は所定の検波出力で振幅制限するビデオ制限回路、５は
伝送線路、６は整合用終端抵抗、７は負荷抵抗（Ｒ／）
である。
次に動作について説明する。
入力端１に印加されたＲＦ倍信号カスケードにＮ段接続
されたＲＦ増幅回路２で順次増幅が行われる。各々の増
幅段と並列に検波回路３が接続されているので、入力Ｒ
Ｆ信号のレベルに応じた検波出力が各段毎に得られる。
されたＲＦ増幅回路２で順次増幅が行われる。各々の増
幅段と並列に検波回路３が接続されているので、入力Ｒ
Ｆ信号のレベルに応じた検波出力が各段毎に得られる。
これらの検波出力はビデオ制限回路４で振幅制限が行な
われ、伝送線路５において信号出力の合成が行なわれる
。伝送線路５は一種の遅延線路として表現できるので、
縦続インダクタンス８及び並列キャパシタ、ンス９Φπ
形等価回路で示している。これはＲＦ増幅回路２で生じ
るＲＦ傷信号伝搬遅延を、この伝送線路上で等位相で遅
延合成することによって波形歪みを低減するのが目的で
ある。伝送線路５を伝搬しながら合成された検波信号は
負荷抵抗７に供給される。入力側にある終端抵抗６は伝
送線路５の整合用である。
われ、伝送線路５において信号出力の合成が行なわれる
。伝送線路５は一種の遅延線路として表現できるので、
縦続インダクタンス８及び並列キャパシタ、ンス９Φπ
形等価回路で示している。これはＲＦ増幅回路２で生じ
るＲＦ傷信号伝搬遅延を、この伝送線路上で等位相で遅
延合成することによって波形歪みを低減するのが目的で
ある。伝送線路５を伝搬しながら合成された検波信号は
負荷抵抗７に供給される。入力側にある終端抵抗６は伝
送線路５の整合用である。
入出力の関係を第５図において更に具体的に示す０図は
Ｎ−８段のＲＦ増幅回路を用いた場合であって、１段当
り１０ｄＢのダイナミックレンジを持っている。まず、
８段目のＲＦ増幅器２の出力は８０ｄＢ増幅されており
、検波回路３を導通させて検波出力を得、入力ＲＦ信号
レベルの増加と共にほぼ直線的に検波出力も増加して最
終的にビデオ制限出力の頂点へ到達する。伝送線路５で
はビデオ振幅制限が行われる約１０ｄＢのダイナミック
レンジの間、入力ＲＦ信号のレベルとほぼ対数特性に近
い検波出力が得られる。このように、入力ＲＦ信号レベ
ルの増加に伴って８段目から１段目の検波出力が順次得
られるので、伝送線路５では最終的に８つの出力に対し
て合成が行われ、第５図に示す出力特性１０が得られる
。
Ｎ−８段のＲＦ増幅回路を用いた場合であって、１段当
り１０ｄＢのダイナミックレンジを持っている。まず、
８段目のＲＦ増幅器２の出力は８０ｄＢ増幅されており
、検波回路３を導通させて検波出力を得、入力ＲＦ信号
レベルの増加と共にほぼ直線的に検波出力も増加して最
終的にビデオ制限出力の頂点へ到達する。伝送線路５で
はビデオ振幅制限が行われる約１０ｄＢのダイナミック
レンジの間、入力ＲＦ信号のレベルとほぼ対数特性に近
い検波出力が得られる。このように、入力ＲＦ信号レベ
ルの増加に伴って８段目から１段目の検波出力が順次得
られるので、伝送線路５では最終的に８つの出力に対し
て合成が行われ、第５図に示す出力特性１０が得られる
。
以上の内容を具体的回路として実現したのが第６図及び
第８図である。まず第６図の回路について説明すると、
この例ではＲＦ増幅回路２はエミッタ接地形トランジス
タ１１を用いている。トランジスタ１１のベースバイア
スは電源１２からインダクタンス１３及びコンデンサ１
４より成るフィルタ回路を含む電源ライン１５を経由し
て供給される。縦続的に接続されている抵抗１６及び１
７はトランジスタ１１のベース電位を与えるための分圧
用のものである。トランジスタ１１のベース側に接続さ
れるコンデンサ１８はＲＦ信号入力端１との結合用であ
る。抵抗１９はトランジスタ１１のエミッタ端子と電源
ライン１５間に接続され、トランジスタ１１に適当なバ
イアス電流を与える。トランジスタ１１のエミッタ端子
に接続されるコンデンサ２０はＲＦ傷信号バイパス用で
ある。トランジスタエ１のコレクタ端子に接続される可
変インダクタンス２１は、回路内の寄生容量とともに増
幅回路の共振周波数を決定し、増幅回路２の中心周波数
を同調するためのものである。
第８図である。まず第６図の回路について説明すると、
この例ではＲＦ増幅回路２はエミッタ接地形トランジス
タ１１を用いている。トランジスタ１１のベースバイア
スは電源１２からインダクタンス１３及びコンデンサ１
４より成るフィルタ回路を含む電源ライン１５を経由し
て供給される。縦続的に接続されている抵抗１６及び１
７はトランジスタ１１のベース電位を与えるための分圧
用のものである。トランジスタ１１のベース側に接続さ
れるコンデンサ１８はＲＦ信号入力端１との結合用であ
る。抵抗１９はトランジスタ１１のエミッタ端子と電源
ライン１５間に接続され、トランジスタ１１に適当なバ
イアス電流を与える。トランジスタ１１のエミッタ端子
に接続されるコンデンサ２０はＲＦ傷信号バイパス用で
ある。トランジスタエ１のコレクタ端子に接続される可
変インダクタンス２１は、回路内の寄生容量とともに増
幅回路の共振周波数を決定し、増幅回路２の中心周波数
を同調するためのものである。
ＲＦ入力端１とトランジスタ１１のコレクタ端子間に接
続されるインダクタンス２２及び抵抗２３は、増幅回路
の利得を下げることによって帯域を拡大する効果を持た
せる負帰還素子である。インダクタンス２１と並列に接
続される抵抗２４は、約１００オーム程度の股間整合用
のものである。
続されるインダクタンス２２及び抵抗２３は、増幅回路
の利得を下げることによって帯域を拡大する効果を持た
せる負帰還素子である。インダクタンス２１と並列に接
続される抵抗２４は、約１００オーム程度の股間整合用
のものである。
また、検波回路３はトランジスタ１１のコレクタ端子へ
接続されており、該検波回路内には例えばシッフ）キ形
の検波用ダイオード２５と負荷抵抗２６とが縦続して接
続され、ＲＦ傷信号コンデンサ２７でバイパスされる。
接続されており、該検波回路内には例えばシッフ）キ形
の検波用ダイオード２５と負荷抵抗２６とが縦続して接
続され、ＲＦ傷信号コンデンサ２７でバイパスされる。
そしてこの検波回路３の出力はコンデンサ２８でビデオ
制限回路４へ結合されている。
制限回路４へ結合されている。
ビデオ制限回路４では順方向にバイアスされたダイオー
ド２９へ接続される。リミッタ用ダイオード２９は電源
ライン１５から高周波用チョーク３０及び抵抗３１を介
してバイアス電流を流しており、この抵抗値が例えば１
００にオームと非常に高いのでダイオード２９に流れる
電流はインピーダンスが無限大である定電流源からバイ
アス電流を受けているように見える。従って、リミッタ
用ダイオード２９の温度変化に起因する電圧降下の変動
は無視することができ、バイアス電流は殆ど変化しない
のでダイオードのビデオ制限特性も安定である。このリ
ミッタ用ダイオード２９は検波回路３と伝送線路５との
間に縦続的に接続され、負荷抵抗７（ＲＪ）へ信号電流
が供給される。抵抗３２は各ビデオ制限回路４間のアイ
ソレーションを得るためのものであり、負荷抵抗７の約
１０倍の抵抗値を有するものである。ビデオ制限回路４
の簡略化したブロック図を第７図に示す。順バイアス電
流（Ｉｂ）は図の如く負荷抵抗Ｒ１，アイソレーション
抵抗３２（図では省略）、リミッタ用ダイオード２９．
及びバイアス用抵抗３１を介して流れている。一方、信
号電流（Ｉｓｉｇ）は検波回路３の出力から出カイピー
ダンスである等価抵抗３３、リミッタ用ダイオード２９
． （アイソレーション抵抗３２）、及び負荷抵抗（Ｒ
Ｊ）を介して流れている。Ｉ ｂ ＝ ｌ５１ｇになる
とダイオードが逆バイアスされるので電流が制限され、
それ以上の信号電流は負荷へ供給されないようになって
いる。
ド２９へ接続される。リミッタ用ダイオード２９は電源
ライン１５から高周波用チョーク３０及び抵抗３１を介
してバイアス電流を流しており、この抵抗値が例えば１
００にオームと非常に高いのでダイオード２９に流れる
電流はインピーダンスが無限大である定電流源からバイ
アス電流を受けているように見える。従って、リミッタ
用ダイオード２９の温度変化に起因する電圧降下の変動
は無視することができ、バイアス電流は殆ど変化しない
のでダイオードのビデオ制限特性も安定である。このリ
ミッタ用ダイオード２９は検波回路３と伝送線路５との
間に縦続的に接続され、負荷抵抗７（ＲＪ）へ信号電流
が供給される。抵抗３２は各ビデオ制限回路４間のアイ
ソレーションを得るためのものであり、負荷抵抗７の約
１０倍の抵抗値を有するものである。ビデオ制限回路４
の簡略化したブロック図を第７図に示す。順バイアス電
流（Ｉｂ）は図の如く負荷抵抗Ｒ１，アイソレーション
抵抗３２（図では省略）、リミッタ用ダイオード２９．
及びバイアス用抵抗３１を介して流れている。一方、信
号電流（Ｉｓｉｇ）は検波回路３の出力から出カイピー
ダンスである等価抵抗３３、リミッタ用ダイオード２９
． （アイソレーション抵抗３２）、及び負荷抵抗（Ｒ
Ｊ）を介して流れている。Ｉ ｂ ＝ ｌ５１ｇになる
とダイオードが逆バイアスされるので電流が制限され、
それ以上の信号電流は負荷へ供給されないようになって
いる。
次に第８図に示す例を説明すると、この第８図は前記第
６図の回路と比較し、ビデオ制限回路３４内のリミッタ
用ダイオード２９が負荷抵抗７と並列に接続される点を
除いてほぼ同じである。詳細には、検波回路３において
検波出力をビデオ制限回路３４に縦続接続するための整
合用抵抗３５が設けられている点も異なっている。ビデ
オ制限の動作は２個のリミッタ用ダイオード２９が順方
向にバイアスされることによって行われ、この制限され
た電圧が負荷抵抗７へ供給される。この簡略図を第９図
に示す。検波回路３に発生した電圧は、検波器の内部イ
ンピーダンスと整合用抵抗３５を加えた抵抗３６を介し
てリミッタ用ダイオード２９に印加される。このダイオ
ード２９が順バイアスされる電圧でビデオ制限され、同
時に負荷抵抗７へも供給されるようになっている。図中
箱２、第３のビデオ制限回路に示す電圧可変電源３７は
上記のビデオ制限をダイオードによる電圧降下に依存せ
ず、任意に設定できるようにした場合の例である。
６図の回路と比較し、ビデオ制限回路３４内のリミッタ
用ダイオード２９が負荷抵抗７と並列に接続される点を
除いてほぼ同じである。詳細には、検波回路３において
検波出力をビデオ制限回路３４に縦続接続するための整
合用抵抗３５が設けられている点も異なっている。ビデ
オ制限の動作は２個のリミッタ用ダイオード２９が順方
向にバイアスされることによって行われ、この制限され
た電圧が負荷抵抗７へ供給される。この簡略図を第９図
に示す。検波回路３に発生した電圧は、検波器の内部イ
ンピーダンスと整合用抵抗３５を加えた抵抗３６を介し
てリミッタ用ダイオード２９に印加される。このダイオ
ード２９が順バイアスされる電圧でビデオ制限され、同
時に負荷抵抗７へも供給されるようになっている。図中
箱２、第３のビデオ制限回路に示す電圧可変電源３７は
上記のビデオ制限をダイオードによる電圧降下に依存せ
ず、任意に設定できるようにした場合の例である。
従来の対数増幅器の場合、第６図の回路ではコンデンサ
２８が不可欠であるために検波出力として直流（Ｄ Ｃ
）まで取扱うことができず、パルス圧縮レーダ等に特有
の長いパルス幅を持つ信号の場合はサグが発生して忠実
に信号再生ができない。
２８が不可欠であるために検波出力として直流（Ｄ Ｃ
）まで取扱うことができず、パルス圧縮レーダ等に特有
の長いパルス幅を持つ信号の場合はサグが発生して忠実
に信号再生ができない。
更に連続波（ＣＷ）の場合は、全く対処できないという
致命的な欠点があった。そこでこの欠点を補うべく第８
図の回路が提供された訳であるが、この第８図の回路で
はダイオード順方向電圧の温度依存特性のためにビデオ
制限電圧が温度で変動し、前記米国特許に記載されてい
るように、最大３０％の変化が観測されている。このよ
うに、従来の方式はビデオ制限回路の実現に重大な問題
があった。
致命的な欠点があった。そこでこの欠点を補うべく第８
図の回路が提供された訳であるが、この第８図の回路で
はダイオード順方向電圧の温度依存特性のためにビデオ
制限電圧が温度で変動し、前記米国特許に記載されてい
るように、最大３０％の変化が観測されている。このよ
うに、従来の方式はビデオ制限回路の実現に重大な問題
があった。
さらに、従来の方式では検波出力の伝送線路５に励起さ
れる電圧が、即、出力電圧であったため、入力信号レベ
ルに応じてこの電圧が変動し、本来一定であるはずのビ
デオ制限が変動するという欠点があった。つまり、第６
図の例ではアイソレーション用抵抗３２によって可能な
限り伝送線路５に励起される電圧と検波出力電流（Ｉｓ
ｉｇ）によって励起される電圧とを分離しようとしてい
るが、この分離が不完全であり、入力端に近い検波回路
はど伝送線路５に励起される電圧が高くなる。このため
ビデオ制限電圧が高くなってしまい、結果的に第５図の
ような１０ｄＢの等間隔でビデオ出力を積み上げて対数
特性を得ることは非常に調整時間と労力を要するという
問題があった。
れる電圧が、即、出力電圧であったため、入力信号レベ
ルに応じてこの電圧が変動し、本来一定であるはずのビ
デオ制限が変動するという欠点があった。つまり、第６
図の例ではアイソレーション用抵抗３２によって可能な
限り伝送線路５に励起される電圧と検波出力電流（Ｉｓ
ｉｇ）によって励起される電圧とを分離しようとしてい
るが、この分離が不完全であり、入力端に近い検波回路
はど伝送線路５に励起される電圧が高くなる。このため
ビデオ制限電圧が高くなってしまい、結果的に第５図の
ような１０ｄＢの等間隔でビデオ出力を積み上げて対数
特性を得ることは非常に調整時間と労力を要するという
問題があった。
この発明は、かかる点に鑑みてなされたもので、検波出
力を直結回路で構成することによって連続波の入力にも
対処できると同時に、この場合生じる温度依存性を回路
的に相殺するよう構成することで温度安定性が向上し、
さらに調整時間も少ない対数増幅器を得ることを目的と
する。
力を直結回路で構成することによって連続波の入力にも
対処できると同時に、この場合生じる温度依存性を回路
的に相殺するよう構成することで温度安定性が向上し、
さらに調整時間も少ない対数増幅器を得ることを目的と
する。
ここで、従来伝送回路を用いて加算合成する方式を採用
していたのは次の理由によるものである。
していたのは次の理由によるものである。
即ち、従来、広帯域の高周波特性を得ることは技術的に
非常に困難であったため、狭帯域特性によって回路的に
群遅延特性が生じるとともに、構成上も小型化すること
ができず、回路伝搬によって生じる遅延時間との関係で
、単に合成しただけでは波形歪が発生し、このため伝送
線路を省略することはできなかったものである。しかし
、現在では素子の高性能化や小型化が可能になっており
、波形歪はほとんど無視できるようになっている。
非常に困難であったため、狭帯域特性によって回路的に
群遅延特性が生じるとともに、構成上も小型化すること
ができず、回路伝搬によって生じる遅延時間との関係で
、単に合成しただけでは波形歪が発生し、このため伝送
線路を省略することはできなかったものである。しかし
、現在では素子の高性能化や小型化が可能になっており
、波形歪はほとんど無視できるようになっている。
そこでこの発明に係る対数増幅器は、ビデオ出力の加算
と振幅制限するしきい値の決定とを演算増幅器（Ｏｐｅ
ｒａｔｉｏｎａｌ Ａｍｐｌｉｆｉｅｒ ）を用いて同
時に行うようにしたものである。
と振幅制限するしきい値の決定とを演算増幅器（Ｏｐｅ
ｒａｔｉｏｎａｌ Ａｍｐｌｉｆｉｅｒ ）を用いて同
時に行うようにしたものである。
この発明においては、ビデオ出力の加算合成及び振幅制
限するしきい値の決定は演算増幅器で全て電流として行
うから、動作が高速になるとともに、検波出力として直
流までも取り扱うことができ、更に対数特性の直線性も
良好となる。
限するしきい値の決定は演算増幅器で全て電流として行
うから、動作が高速になるとともに、検波出力として直
流までも取り扱うことができ、更に対数特性の直線性も
良好となる。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例による対数増幅器の概略機能を示
す簡略ブロック図であって、３８は検波出力電流を加算
合成する機能を有する演算増幅器、３９は所定のしきい
値電圧を決定するためのビデオ制限用電圧源、４０は上
記演算増幅器３８の閉ループ利得を決める帰還抵抗（Ｒ
ｒ）である。図において従来の回路と大きく異なる点は
、従来、伝送線路において検波出力を合成していた方式
を改め、演算増幅器３８を用いて電流合成する方式に変
更した点である。これは、前述の如く素子の高性能化や
小型化が現在では可能になっており、波形歪は殆ど無視
できるということに基づいて伝送線路を省略できるから
である。
図は本発明の一実施例による対数増幅器の概略機能を示
す簡略ブロック図であって、３８は検波出力電流を加算
合成する機能を有する演算増幅器、３９は所定のしきい
値電圧を決定するためのビデオ制限用電圧源、４０は上
記演算増幅器３８の閉ループ利得を決める帰還抵抗（Ｒ
ｒ）である。図において従来の回路と大きく異なる点は
、従来、伝送線路において検波出力を合成していた方式
を改め、演算増幅器３８を用いて電流合成する方式に変
更した点である。これは、前述の如く素子の高性能化や
小型化が現在では可能になっており、波形歪は殆ど無視
できるということに基づいて伝送線路を省略できるから
である。
第１図の回路では、演算増幅器３８の出力が飽和しない
限り、その（＋）端子と（−）端子の電圧が等しくなる
ように該演算増幅器３８が動作するので、ビデオ制限用
電圧源３９の電圧（Ｖｌ）は演算増幅器３８の（−）端
子及びビデオ制限回路４に供給される電圧と等しい。し
かもこの演算増幅器３日の入力インピーダンスは通常非
常に高い（数メグオーム）ので、ビデオ制限回路４から
の検波出力電流（ｉｌ、ｉ２．・・・ｉｎ）はそのまま
帰還抵抗４０（Ｒｆ）を通って出力される。以上によっ
て電流合成された出力電圧 Ｖｏ＝ＲＦ −ｉｔ （但し、１１ − Σ １ｋ）
ｋ＝１ が得られるようになっている。
限り、その（＋）端子と（−）端子の電圧が等しくなる
ように該演算増幅器３８が動作するので、ビデオ制限用
電圧源３９の電圧（Ｖｌ）は演算増幅器３８の（−）端
子及びビデオ制限回路４に供給される電圧と等しい。し
かもこの演算増幅器３日の入力インピーダンスは通常非
常に高い（数メグオーム）ので、ビデオ制限回路４から
の検波出力電流（ｉｌ、ｉ２．・・・ｉｎ）はそのまま
帰還抵抗４０（Ｒｆ）を通って出力される。以上によっ
て電流合成された出力電圧 Ｖｏ＝ＲＦ −ｉｔ （但し、１１ − Σ １ｋ）
ｋ＝１ が得られるようになっている。
これを具体的に実現したのが第２図に示す回路である。
図において第６図との相違点は、ビデオ制限回路の改良
と、従来の伝送線路による検波出力の合成を、新たに演
算増幅器に置き変えた点である。
と、従来の伝送線路による検波出力の合成を、新たに演
算増幅器に置き変えた点である。
ビデオ制限回路４１の従来との変更点は、従来の結合用
コンデンサ２８を省略し、アイソレーション用抵抗３２
ではなく電流制限用抵抗４２（Ｒｔ）を設けた点である
。この動作を説明するため、第３図に簡略化したブロッ
ク図を示す。図において、バイアス用抵抗３１は検波用
ダイオード２５のバイアス電流（Ｉｂｌ）、及びリミッ
タ用ダイオード２９のビデオ制限用電流（Ｉｂ２）をそ
れぞれ流しているが、前述のごとく十分抵抗値が大きい
ので定電流源から電流を流しているようにみえる。
コンデンサ２８を省略し、アイソレーション用抵抗３２
ではなく電流制限用抵抗４２（Ｒｔ）を設けた点である
。この動作を説明するため、第３図に簡略化したブロッ
ク図を示す。図において、バイアス用抵抗３１は検波用
ダイオード２５のバイアス電流（Ｉｂｌ）、及びリミッ
タ用ダイオード２９のビデオ制限用電流（Ｉｂ２）をそ
れぞれ流しているが、前述のごとく十分抵抗値が大きい
ので定電流源から電流を流しているようにみえる。
検波出力のない状態では、検波電圧（Ｖｇ）＝０であっ
て検波用ダイオード２５のカソード側端子が高周波チョ
ーク２１によって接地されているので零（０）ボルトで
ある。また、検波用ダイオード２５とリミッタ用ダイオ
ード２９に流れる電流ＴＪとＩｂ２とはほぼ等しいので
、それぞれのダイオードによる電圧降下Ｖｄｌとｖｄ２
もほぼ同じである。従って、リミッタ用ダイオード２９
のカソード側電位も検波用ダイオード２５のそれと等電
位であり、はぼ零（０）ボルトであると考えられるので
ビデオ制限電流ｔｂ２は Ｉｂ１＝Ｖｊ！／Ｒｔ である。検波電圧（Ｖｇ）が増加すると、定電流源へ流
れる電流（Ｉｂ１＋Ｉｂ２）は一定のため、Ｉｂｌは増
加、Ｉｂ２は減少し、最終的にＶｇ＝ＶｌでＩ ｂ２
＝＝Ｑとなり、これ以上はリミッタ用ダイオード２９が
逆バイアスされることによって電流は制限される。
て検波用ダイオード２５のカソード側端子が高周波チョ
ーク２１によって接地されているので零（０）ボルトで
ある。また、検波用ダイオード２５とリミッタ用ダイオ
ード２９に流れる電流ＴＪとＩｂ２とはほぼ等しいので
、それぞれのダイオードによる電圧降下Ｖｄｌとｖｄ２
もほぼ同じである。従って、リミッタ用ダイオード２９
のカソード側電位も検波用ダイオード２５のそれと等電
位であり、はぼ零（０）ボルトであると考えられるので
ビデオ制限電流ｔｂ２は Ｉｂ１＝Ｖｊ！／Ｒｔ である。検波電圧（Ｖｇ）が増加すると、定電流源へ流
れる電流（Ｉｂ１＋Ｉｂ２）は一定のため、Ｉｂｌは増
加、Ｉｂ２は減少し、最終的にＶｇ＝ＶｌでＩ ｂ２
＝＝Ｑとなり、これ以上はリミッタ用ダイオード２９が
逆バイアスされることによって電流は制限される。
第２図における演算増幅器３８が以上のビデオ制限電流
（Ｉｂ２）を各ｎ段毎に加算合成する役目を果たす。即
ち、 １つ； Σ （Ｉ ｂ２ ）ｋ＝ｎ−Ｉ ｂ２に＝１ 前述した如く、演算増幅器３８の（−）端子には（＋）
端子に印加されている電圧（Ｖ／）と同じ電圧が印加さ
れており、ここから上記ビデオ制限電流（Ｉｂ２）が各
ｎ段に供給されるが、このｎ・Ｉｂ２の電流は零電位（
オフセット）ｇ整電圧源４３からバイアス抵抗４４を介
して流れているものである。このオフセッＩ−ｉ整電圧
源４３は、同時に演算増幅器３８の出力端子を零（０）
電位に調整する役目も果たしており、（−）端子の電圧
がｖｉ！のとき出力端子が０ボルトになるよう調整され
ている。従って帰還抵抗４０（Ｒｆ）に流れるオフセッ
ト電流Ｉｏｆは、 １ｏｆ＝Ｖｆｆｉ／Ｒｆ であり、オフセット圀整電圧源４３から流れ出ている電
流合計ｌｏｔは、 Ｉｏｔ＝ｎ ・Ｉ ｂ２ ＋Ｖ／／Ｒｆとなるよう調整
されている。
（Ｉｂ２）を各ｎ段毎に加算合成する役目を果たす。即
ち、 １つ； Σ （Ｉ ｂ２ ）ｋ＝ｎ−Ｉ ｂ２に＝１ 前述した如く、演算増幅器３８の（−）端子には（＋）
端子に印加されている電圧（Ｖ／）と同じ電圧が印加さ
れており、ここから上記ビデオ制限電流（Ｉｂ２）が各
ｎ段に供給されるが、このｎ・Ｉｂ２の電流は零電位（
オフセット）ｇ整電圧源４３からバイアス抵抗４４を介
して流れているものである。このオフセッＩ−ｉ整電圧
源４３は、同時に演算増幅器３８の出力端子を零（０）
電位に調整する役目も果たしており、（−）端子の電圧
がｖｉ！のとき出力端子が０ボルトになるよう調整され
ている。従って帰還抵抗４０（Ｒｆ）に流れるオフセッ
ト電流Ｉｏｆは、 １ｏｆ＝Ｖｆｆｉ／Ｒｆ であり、オフセット圀整電圧源４３から流れ出ている電
流合計ｌｏｔは、 Ｉｏｔ＝ｎ ・Ｉ ｂ２ ＋Ｖ／／Ｒｆとなるよう調整
されている。
以上の記述から明らかなように、負荷抵抗７ （ＲＮ）
に出力される電圧（Ｖｏ）は、入力信号のないときは０
ポルトであり、入力信号の増加と共に負電圧が発生して
、最大出力電圧時には、Ｖｏ＝−（ｎ−１ｂ２ ・Ｒｆ
） が得られる。又、出力電圧（■０）を正の電圧として得
たい場合は、ダイオードの向きや電圧等を正負逆にすれ
ば容易に得られる。
に出力される電圧（Ｖｏ）は、入力信号のないときは０
ポルトであり、入力信号の増加と共に負電圧が発生して
、最大出力電圧時には、Ｖｏ＝−（ｎ−１ｂ２ ・Ｒｆ
） が得られる。又、出力電圧（■０）を正の電圧として得
たい場合は、ダイオードの向きや電圧等を正負逆にすれ
ば容易に得られる。
図中のビデオ制限用電圧源３９とオフセント調整電圧源
４３は、簡略化の為可変電圧源としてシンボル化して示
しているが、実際は電源回路１２からの電圧を抵抗で分
圧することによって得られるものである。
４３は、簡略化の為可変電圧源としてシンボル化して示
しているが、実際は電源回路１２からの電圧を抵抗で分
圧することによって得られるものである。
本回路の特徴である高速ビデオ特性は殆ど演算増幅器３
８の性能に支配され、近年の半導体技術の進歩によって
、現在得られるものとしては数１０ナノ秒のパルス立ち
上がり特性が可能であり、十分満足できるものである。
８の性能に支配され、近年の半導体技術の進歩によって
、現在得られるものとしては数１０ナノ秒のパルス立ち
上がり特性が可能であり、十分満足できるものである。
以上のように、この発明によれば、現在容易に入手し得
る演算増幅器を用いてビデオ出力の加算と振幅制限する
しきい値の決定とを同時に行なうようにしたので、回路
の高速性を損うことなく対数特性の直線性が良好に得ら
れ、かつ調整時間もほとんど不要である対数増幅器を得
ることができる効果がある。
る演算増幅器を用いてビデオ出力の加算と振幅制限する
しきい値の決定とを同時に行なうようにしたので、回路
の高速性を損うことなく対数特性の直線性が良好に得ら
れ、かつ調整時間もほとんど不要である対数増幅器を得
ることができる効果がある。
第１図はこの発明の一実施例による対数増幅器の概略機
能を示すブロック図、第２図は該機能ブロックを具体的
に実現した回路例を示す図、第３図はそのビデオ制限回
路の機能を示す簡略図、第４図は対数増幅器の従来の方
式を示す機能ブロック図、第５図は対数増幅器の代表的
入出力特性を示す図、第６図は従来の方式による回路の
一例を示す図、第７図はそのビデオ制限機能を示す図、
第８図は従来の方式による他の回路例を示す図、第９図
はそのビデオｉ１１限機能を示す図である。 ２・・・ＲＦ増幅器、３・・・検波回路、４・・・ビデ
オ制限回路、２５・・・検波用ダイオード、２９・・・
リミッタ用ダイオード、３８・・・演算増幅器、３９・
・・ビデオ制限用電圧源、４０・・・帰還抵抗。 なお図中同一符号は同−又は相当部分を示す。
能を示すブロック図、第２図は該機能ブロックを具体的
に実現した回路例を示す図、第３図はそのビデオ制限回
路の機能を示す簡略図、第４図は対数増幅器の従来の方
式を示す機能ブロック図、第５図は対数増幅器の代表的
入出力特性を示す図、第６図は従来の方式による回路の
一例を示す図、第７図はそのビデオ制限機能を示す図、
第８図は従来の方式による他の回路例を示す図、第９図
はそのビデオｉ１１限機能を示す図である。 ２・・・ＲＦ増幅器、３・・・検波回路、４・・・ビデ
オ制限回路、２５・・・検波用ダイオード、２９・・・
リミッタ用ダイオード、３８・・・演算増幅器、３９・
・・ビデオ制限用電圧源、４０・・・帰還抵抗。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）高周波信号を所定の利得で順次増幅すると同時に
、これと並行して逐次検波を行い、これらの検波出力の
合成を行って近似的に対数特性のビデオ出力を得る逐次
検波形対数増幅器において、各段に設けられた検波用ダ
イオードと、 該検波用ダイオードにこれと相対する方向で直流的に接
続して設けられ上記検波出力において所定の振幅制限を
行うリミッタ用ダイオードと、上記各検波出力の加算合
成と上記振幅制限のためのしきい値電圧の供給とを行な
う演算増幅器とを備えたことを特徴とする対数増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60242080A JPS62101109A (ja) | 1985-10-28 | 1985-10-28 | 対数増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60242080A JPS62101109A (ja) | 1985-10-28 | 1985-10-28 | 対数増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62101109A true JPS62101109A (ja) | 1987-05-11 |
| JPH0511681B2 JPH0511681B2 (ja) | 1993-02-16 |
Family
ID=17083985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60242080A Granted JPS62101109A (ja) | 1985-10-28 | 1985-10-28 | 対数増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62101109A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0467811U (ja) * | 1990-10-24 | 1992-06-16 | ||
| JP2006084283A (ja) * | 2004-09-15 | 2006-03-30 | Japan Radio Co Ltd | レーダ受信機およびレーダ装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5127752A (ja) * | 1974-09-02 | 1976-03-08 | Nippon Electric Co | Taisuzofukuki |
| JPS5698013A (en) * | 1979-12-30 | 1981-08-07 | Fujitsu Ltd | Logarithmic amplifying circuit |
-
1985
- 1985-10-28 JP JP60242080A patent/JPS62101109A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5127752A (ja) * | 1974-09-02 | 1976-03-08 | Nippon Electric Co | Taisuzofukuki |
| JPS5698013A (en) * | 1979-12-30 | 1981-08-07 | Fujitsu Ltd | Logarithmic amplifying circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0467811U (ja) * | 1990-10-24 | 1992-06-16 | ||
| JP2006084283A (ja) * | 2004-09-15 | 2006-03-30 | Japan Radio Co Ltd | レーダ受信機およびレーダ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0511681B2 (ja) | 1993-02-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |