JPS6194116A - デイジタル式速度制御装置 - Google Patents
デイジタル式速度制御装置Info
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- JPS6194116A JPS6194116A JP59215407A JP21540784A JPS6194116A JP S6194116 A JPS6194116 A JP S6194116A JP 59215407 A JP59215407 A JP 59215407A JP 21540784 A JP21540784 A JP 21540784A JP S6194116 A JPS6194116 A JP S6194116A
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- Japan
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- speed
- output
- counter
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- Granted
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
- H02P23/22—Controlling the speed digitally using a reference oscillator, a speed proportional pulse rate feedback and a digital comparator
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は被制御体の回転速度を制御するディジタル式位
相制御装置に関するものである。
相制御装置に関するものである。
従来例の構成とその問題点
第１図はディジタル式速度制御装置の従来例であり、１
は被制御体Ｃモータまたはモータにょ９駆動される回転
体）、２は周波数発電機（以下ＦＧと記す）、３はディ
ジタル速度比較手段、４はディジタルフィルタ、５は駆
動手段である。
は被制御体Ｃモータまたはモータにょ９駆動される回転
体）、２は周波数発電機（以下ＦＧと記す）、３はディ
ジタル速度比較手段、４はディジタルフィルタ、５は駆
動手段である。
被制御体１の回転数すなわち回転速度はＦＧ２により速
度に比例した周波数の信号（ＦＧ信号ン”ＦＧ とし
て検出する。ＦＧ信号ＳＦＧ はディジタル速度比較手
段３に入力し、クロックパルスＣＫ１によりその周波数
をディジタル的に弁別（速度比較）してディジタル速度
誤差情報Ｄ１ を検出する。速度誤差清報り、はディジ
タルフィルタ４でディジタル的な処理をして駆動手段５
に導ひき、駆動手段５により被ｉ！５！Ｉ御体１０回転
速度を制伍することによりディジタル式速度制御装置を
具現している。
度に比例した周波数の信号（ＦＧ信号ン”ＦＧ とし
て検出する。ＦＧ信号ＳＦＧ はディジタル速度比較手
段３に入力し、クロックパルスＣＫ１によりその周波数
をディジタル的に弁別（速度比較）してディジタル速度
誤差情報Ｄ１ を検出する。速度誤差清報り、はディジ
タルフィルタ４でディジタル的な処理をして駆動手段５
に導ひき、駆動手段５により被ｉ！５！Ｉ御体１０回転
速度を制伍することによりディジタル式速度制御装置を
具現している。
まず、速度比較手段３の動作′ｆ！：第２図に例示する
波形図により説明する。
波形図により説明する。
速度比較手段３にはＦＧ信号ＳＦＧ とクロックパルス
ＣＫ１とを入力し、タイミング的に先行したラッチパル
スＳＬＡと後行したプリセットパルスＳＰＲとを作成す
る。通常、速度比較手段３ばＭビノドの２進カウンタで
構成し、その下位Ｎビットから速度誤差情報Ｄ１を得る
構成としている。すなわち、プリセントパルスＳＰＲに
より台形波ＳＴＺを作成し、ラッチパルスＳＬＡ に
よりラッチして速度誤差情報ｐ１全得る。なお、台形波
ＳＴＺは速度比較手段３のディジタル的な動作をアナロ
グ表示したものである。Ｔ工は速度比較の基準周期、Ｔ
ＦＧはＦＧ信号ＳＦＧの周期を示す。
ＣＫ１とを入力し、タイミング的に先行したラッチパル
スＳＬＡと後行したプリセットパルスＳＰＲとを作成す
る。通常、速度比較手段３ばＭビノドの２進カウンタで
構成し、その下位Ｎビットから速度誤差情報Ｄ１を得る
構成としている。すなわち、プリセントパルスＳＰＲに
より台形波ＳＴＺを作成し、ラッチパルスＳＬＡ に
よりラッチして速度誤差情報ｐ１全得る。なお、台形波
ＳＴＺは速度比較手段３のディジタル的な動作をアナロ
グ表示したものである。Ｔ工は速度比較の基準周期、Ｔ
ＦＧはＦＧ信号ＳＦＧの周期を示す。
ＡはＴＦＧ＞Ｔ１で回転速度が基準速度より遅い状態、
ＢばＴ Ｆ Ｇ＝ Ｔ ｉで等しい状態、Ｃは速い状態
であり、状態Ａでは台形波ＳＴＺ の最小値げＬ’レベ
ル）を、状態Ｂでは中心値（傾斜の中央部〕を、状態Ｃ
では最大値（″Ｈ’レベル）をそれぞれランチ（サンプ
リング）し、状態Ａでは加速、状態Ｃでは減速がなされ
状態Ｂで安定するように制御される０ 次Ｋ、ディジタルフィルタ４の１例を説明する。
ＢばＴ Ｆ Ｇ＝ Ｔ ｉで等しい状態、Ｃは速い状態
であり、状態Ａでは台形波ＳＴＺ の最小値げＬ’レベ
ル）を、状態Ｂでは中心値（傾斜の中央部〕を、状態Ｃ
では最大値（″Ｈ’レベル）をそれぞれランチ（サンプ
リング）し、状態Ａでは加速、状態Ｃでは減速がなされ
状態Ｂで安定するように制御される０ 次Ｋ、ディジタルフィルタ４の１例を説明する。
第１図に示すディジタルフィルタは、分周手段とアップ
ダウンカウンタ（Ｕ／Ｄカウンタ）ｔ−基本構成要素と
するＵ／Ｄカウンタ式ディジタルフィルタであるが、加
算手段と記憶手段を基本構成要素とする累積加算式デイ
ジタルフイルりでもよい。
ダウンカウンタ（Ｕ／Ｄカウンタ）ｔ−基本構成要素と
するＵ／Ｄカウンタ式ディジタルフィルタであるが、加
算手段と記憶手段を基本構成要素とする累積加算式デイ
ジタルフイルりでもよい。
ディジタルフィルタ４の構成要素は、分周手段４
Ｕ／Ｄカウンタ４Ｃがメインであり、他にＡ ・ 大小判別手段４Ｂ、乗算手段４Ｄ、加算手段４Ｅを目的
に応じて用いることができる。分周手段４Ａは速度比較
手段３の出力Ｄ１ を入力とし、基準ディジタル信号り
。との差の絶対値ＩＤ１−Ｄｏｌに比例シた周波数にク
ロノクツくルスＣＫ２ ’ｉ分周し、分周出力Ｓ１
をＵ／Ｄカウンタ４Ｃのクロノクツ、力とする。大小判
別手段４Ｂには速度比較手段の出力Ｄ１ と基準ディ
ジタル信号り。を入力して大小判別し、判別出力８２′
ｆ、Ｕ／Ｄカウンタ４Ｃのアップダウン切換入力とする
。これにより、Ｕ／Ｄカウンタ４ｃは出力Ｄ１ が基準
値り。に比べて犬か小かでアップかダウンかの切換えを
行ない、かつ差の絶対値ＩＤ１−Ｄｏｌに比例したクロ
ックをカウントする。この動作ばり。を基準にしたＤｌ
の積分であり、Ｕ／Ｄカウ／り４ｃから積分出力Ｄ２が
得られる。なお、基準値り。を特定値に設定すれば大小
判別手段４Ｂは不要にできる。例えば、基準値Ｄ０を出
力Ｄ１の中心値１００・・・・・・０（または０１１・
・・・・・１）に設定すれば、出力Ｄ１の最上位ビット
を大小判別信号として用いることができる。また、乗算
手段４Ｄ、加算手段４Ｅは比例要素を付加するためのも
のである。即ち、乗算手段４Ｄに於いて出力Ｄ１ に係
数Ｋ（１を含む実数）を乗じ、加算手段４Ｅにおいて積
分出力Ｄ２と乗算出力Ｄ３とを加算する。しかるに、加
算出力Ｄ４は比例積分出力となる。ここで、Ｄ２がＤｌ
と逆極性の場合はＤ３をＤｌ と逆極性とするか、
加算手段４Ｅを減算手段とするかの必要がある。
Ｕ／Ｄカウンタ４Ｃがメインであり、他にＡ ・ 大小判別手段４Ｂ、乗算手段４Ｄ、加算手段４Ｅを目的
に応じて用いることができる。分周手段４Ａは速度比較
手段３の出力Ｄ１ を入力とし、基準ディジタル信号り
。との差の絶対値ＩＤ１−Ｄｏｌに比例シた周波数にク
ロノクツくルスＣＫ２ ’ｉ分周し、分周出力Ｓ１
をＵ／Ｄカウンタ４Ｃのクロノクツ、力とする。大小判
別手段４Ｂには速度比較手段の出力Ｄ１ と基準ディ
ジタル信号り。を入力して大小判別し、判別出力８２′
ｆ、Ｕ／Ｄカウンタ４Ｃのアップダウン切換入力とする
。これにより、Ｕ／Ｄカウンタ４ｃは出力Ｄ１ が基準
値り。に比べて犬か小かでアップかダウンかの切換えを
行ない、かつ差の絶対値ＩＤ１−Ｄｏｌに比例したクロ
ックをカウントする。この動作ばり。を基準にしたＤｌ
の積分であり、Ｕ／Ｄカウ／り４ｃから積分出力Ｄ２が
得られる。なお、基準値り。を特定値に設定すれば大小
判別手段４Ｂは不要にできる。例えば、基準値Ｄ０を出
力Ｄ１の中心値１００・・・・・・０（または０１１・
・・・・・１）に設定すれば、出力Ｄ１の最上位ビット
を大小判別信号として用いることができる。また、乗算
手段４Ｄ、加算手段４Ｅは比例要素を付加するためのも
のである。即ち、乗算手段４Ｄに於いて出力Ｄ１ に係
数Ｋ（１を含む実数）を乗じ、加算手段４Ｅにおいて積
分出力Ｄ２と乗算出力Ｄ３とを加算する。しかるに、加
算出力Ｄ４は比例積分出力となる。ここで、Ｄ２がＤｌ
と逆極性の場合はＤ３をＤｌ と逆極性とするか、
加算手段４Ｅを減算手段とするかの必要がある。
上記説明で明らかなように、ディジタルフィルタ４を積
分回路として用いる場合は積分出力Ｄ２だけを得て駆動
手段５に導び〈構成とし、比レリ、積分回路として用い
る場合は比例積分出力Ｄ４を得て駆動手段５に導ひく構
成とすればよい。
分回路として用いる場合は積分出力Ｄ２だけを得て駆動
手段５に導び〈構成とし、比レリ、積分回路として用い
る場合は比例積分出力Ｄ４を得て駆動手段５に導ひく構
成とすればよい。
ところで、係るＵ／Ｄカウンタ式ディジタルフィルタを
用いたときの出力Ｄ２．Ｄ４は必ずしも特定されず、被
制御体１の速度引込み（低速捷たは高速状態から定常状
態への移行）がスムーズかつスピーディになされない。
用いたときの出力Ｄ２．Ｄ４は必ずしも特定されず、被
制御体１の速度引込み（低速捷たは高速状態から定常状
態への移行）がスムーズかつスピーディになされない。
これは、Ｕ／Ｄカウンタ４ｃの初期状態に起因する。例
えば、起動状態で出力Ｄ が最小値（全ビット“○＃）
のとき出力Ｄ２が最小値または近傍の値であれば、被制
御体１のスムーズな起動が可能である。しかし、出力Ｄ
２がある値以上最大値（全ビット″１”）の範囲ンこあ
るとスムーズな起動ができない。この場合！はτＪ／Ｄ
カウンタ４Ｃのダウンカウントを待って起動がなされる
。さらに、起動がなされて被制御体１の速度が速度比較
手段３の比較範囲内（台形波ＳＴＺの傾斜期間）に入る
と出力Ｄ１は最小値から中間値へと変化するが、このと
き出力Ｄ２は最小値近傍となっており定常状態へ即移行
することができず、ここでもＵ／Ｄカウンタ４Ｃのアッ
プカラントラ待たねばならない。そして、何回かアップ
、ダウンを繰返した後に定常状態へと移行する。この動
作は起動時のみならず速度切換え等で低速または高速か
ら定常状態に移行する場合ち同職である。このように、
単にデイジタルフイルタを用いたのでは起動時丑たは速
度切換え時等で速度引込みに多くの時間を要することに
なる。この問題点は、Ｕ／Ｄカウンタ式ディジタルフィ
ルタに限らず、累積加算式ディジタルフィルタの場合に
も記憶手段に起因して同様に起る。
えば、起動状態で出力Ｄ が最小値（全ビット“○＃）
のとき出力Ｄ２が最小値または近傍の値であれば、被制
御体１のスムーズな起動が可能である。しかし、出力Ｄ
２がある値以上最大値（全ビット″１”）の範囲ンこあ
るとスムーズな起動ができない。この場合！はτＪ／Ｄ
カウンタ４Ｃのダウンカウントを待って起動がなされる
。さらに、起動がなされて被制御体１の速度が速度比較
手段３の比較範囲内（台形波ＳＴＺの傾斜期間）に入る
と出力Ｄ１は最小値から中間値へと変化するが、このと
き出力Ｄ２は最小値近傍となっており定常状態へ即移行
することができず、ここでもＵ／Ｄカウンタ４Ｃのアッ
プカラントラ待たねばならない。そして、何回かアップ
、ダウンを繰返した後に定常状態へと移行する。この動
作は起動時のみならず速度切換え等で低速または高速か
ら定常状態に移行する場合ち同職である。このように、
単にデイジタルフイルタを用いたのでは起動時丑たは速
度切換え時等で速度引込みに多くの時間を要することに
なる。この問題点は、Ｕ／Ｄカウンタ式ディジタルフィ
ルタに限らず、累積加算式ディジタルフィルタの場合に
も記憶手段に起因して同様に起る。
発明の目的
本発明は上記従来例の問題点を解消するものであり、起
動時または速度切換え時等での速度引込み時間を短縮し
たディジタル式速度制御装置を提供することを目的とす
るものである。
動時または速度切換え時等での速度引込み時間を短縮し
たディジタル式速度制御装置を提供することを目的とす
るものである。
発明の構成
本発明は、ディジタル式速度制御装置を構成するディジ
タルフィルタを速度比較手段の速度比較の状態に応じて
制御する構成とし、起動時または速度切換え時等での速
度引込み時間を短縮するものである。
タルフィルタを速度比較手段の速度比較の状態に応じて
制御する構成とし、起動時または速度切換え時等での速
度引込み時間を短縮するものである。
実施例の説明
以下実施例により本発明の構成、動作を説明する０
第３図は本発明の一実施例を示すディジタル式速度制御
装置の電気的ブロック図である。
装置の電気的ブロック図である。
第３図に於いて、６は速度比較手段３の速度比較の状態
全検出する状態検出手段であり、この状態検出手段６の
検出出力Ｓ３によりＵ／Ｄカウンタ４ｃｆ制御する構成
とした点が第１図従来例との差異である。以下に本発明
のポイントを説明する。
全検出する状態検出手段であり、この状態検出手段６の
検出出力Ｓ３によりＵ／Ｄカウンタ４ｃｆ制御する構成
とした点が第１図従来例との差異である。以下に本発明
のポイントを説明する。
通常、速度比較手段３は第２図に示す動作をし、台形波
ＳＴＺ を形成するのに第４図に示す信号５ＮＨ１ＳＮ
Ｌを作成して用いている。これは、速度比較手段３を形
成するＭビ、７）の２進カウンタがら下位Ｎビット出力
を計数終了前の１サイクルのみ取出すために必要な信号
である。ＳＮＨは台形波ｓＴＺの″Ｈ″レベル期間期間
膜定するための信号、ＳＮＬは１１ Ｊ、 Ｍレベル期
間ハを設定するための信号であり、この２信号により速
度比較誤差を検出できる速度比較期間口を設定している
。
ＳＴＺ を形成するのに第４図に示す信号５ＮＨ１ＳＮ
Ｌを作成して用いている。これは、速度比較手段３を形
成するＭビ、７）の２進カウンタがら下位Ｎビット出力
を計数終了前の１サイクルのみ取出すために必要な信号
である。ＳＮＨは台形波ｓＴＺの″Ｈ″レベル期間期間
膜定するための信号、ＳＮＬは１１ Ｊ、 Ｍレベル期
間ハを設定するための信号であり、この２信号により速
度比較誤差を検出できる速度比較期間口を設定している
。
第５図は状態検出手段６の具体回路例であり、速度比較
手段３の出力５ＮＨ９ＳＮＬがらＵ／Ｄカウンタ４ｃを
制御するための信号ｓ３ヲ作成する。
手段３の出力５ＮＨ９ＳＮＬがらＵ／Ｄカウンタ４ｃを
制御するための信号ｓ３ヲ作成する。
第６図は第５図の動作波形であり、Ａは起動（加速）時
の動作、Ｂは減速時の動作を示す。
の動作、Ｂは減速時の動作を示す。
第６図に於いて、７は第１７フトレジスタ、８は第２シ
フトレジスタであり、７ｐ、 、 ７ Ｂ 、 ８ Ａ
、 ８ ＢはＤフリップフロップ（ＤＦＦ ）、７ｃ
は２人力ＮＡＮＤゲート（２ＮＡＮＤ）、８ Ｃ、８ｐ
は２人力ＮＯＲゲート（２ＮＯＲ）である。信号５ＮＨ
１ＳＮＬはそれぞれ第１シフトレジスタ７のＤ Ｆ Ｆ
７Ａ 、 ７ＢのＤ入力とし、ラッチパルスＳＬＡに
よりラッチする。ＤＦＦ７ＡのＱ出力は信号５Ｅｆｉと
して出力し、ＤＦＦ７ＢのＱ出力は２ＮＡＮＤ ７ｃに
て信号ＳＮＬ とのＮＡＮＤ全と９信号ＲＥ（Ｌ）と
して出力する。次に、信号Ｓ］１４（）、ＲＥ（Ｌ）は
それぞＡ第２シフトレジスタ８のＤＦＦ８Ａ、８ＢのＤ
人力とし、ラッチパルスＳＬＡ”たハフリセノトハルス
ＳＰＲにによりラッチする。２ Ｎ ＯＲｓ ｃ にて
ＤＦＦ８ＡのＯ出力と信号ＳＥ（ロ）とのＮＯＲｉとり
信号ＲＥ（ハ）を出力し、２ Ｎ ＯＲ８ＤにてＤ Ｆ
Ｆ ８ Ｂの○出力と信号ＲＥＩ）とのＮｏｎ（ｔと
ジ信号５Ｅ（Ｌ）を出力する。コレら４種類の信号５Ｅ
（Ｆ（） 、 ＲＥ（Ｌ） 、 ＲＩＩＪＩ） 、 ５
Ｅ（Ｌ）が状態検出手段６の検出出力Ｓ３であり、必要
に応じてＵ／Ｄカウンタ４ｃの制御に用いる。
フトレジスタであり、７ｐ、 、 ７ Ｂ 、 ８ Ａ
、 ８ ＢはＤフリップフロップ（ＤＦＦ ）、７ｃ
は２人力ＮＡＮＤゲート（２ＮＡＮＤ）、８ Ｃ、８ｐ
は２人力ＮＯＲゲート（２ＮＯＲ）である。信号５ＮＨ
１ＳＮＬはそれぞれ第１シフトレジスタ７のＤ Ｆ Ｆ
７Ａ 、 ７ＢのＤ入力とし、ラッチパルスＳＬＡに
よりラッチする。ＤＦＦ７ＡのＱ出力は信号５Ｅｆｉと
して出力し、ＤＦＦ７ＢのＱ出力は２ＮＡＮＤ ７ｃに
て信号ＳＮＬ とのＮＡＮＤ全と９信号ＲＥ（Ｌ）と
して出力する。次に、信号Ｓ］１４（）、ＲＥ（Ｌ）は
それぞＡ第２シフトレジスタ８のＤＦＦ８Ａ、８ＢのＤ
人力とし、ラッチパルスＳＬＡ”たハフリセノトハルス
ＳＰＲにによりラッチする。２ Ｎ ＯＲｓ ｃ にて
ＤＦＦ８ＡのＯ出力と信号ＳＥ（ロ）とのＮＯＲｉとり
信号ＲＥ（ハ）を出力し、２ Ｎ ＯＲ８ＤにてＤ Ｆ
Ｆ ８ Ｂの○出力と信号ＲＥＩ）とのＮｏｎ（ｔと
ジ信号５Ｅ（Ｌ）を出力する。コレら４種類の信号５Ｅ
（Ｆ（） 、 ＲＥ（Ｌ） 、 ＲＩＩＪＩ） 、 ５
Ｅ（Ｌ）が状態検出手段６の検出出力Ｓ３であり、必要
に応じてＵ／Ｄカウンタ４ｃの制御に用いる。
なお、第１シフトレジスタ７のＤ Ｆ Ｆ ７Ｂ と２
ＮＡＮＤ −ｒｃ は通常速度比較手段３の具備する起
動指令機能であり、必ずしも状態検出手段６で新たに設
ける必要はない。
ＮＡＮＤ −ｒｃ は通常速度比較手段３の具備する起
動指令機能であり、必ずしも状態検出手段６で新たに設
ける必要はない。
第７図はＵ／Ｄカウンタ４ｃを制御する構成を示す具体
回路例である。Ａは起動（加速）から定常状態に移行す
る場合のみ制御する構成、Ｂは起動（加速）および減速
から定常状態に移行する場合に制御する構成を示す。
回路例である。Ａは起動（加速）から定常状態に移行す
る場合のみ制御する構成、Ｂは起動（加速）および減速
から定常状態に移行する場合に制御する構成を示す。
第７図Ａにおいて、Ｕ／Ｄカウンタ４ｃを形成するフリ
ップフロップＦＦ１〜ＦＦｓは全てリセット入力端子Ｒ
を備えており、最上位ビットのＦＦｓのみセット入力端
子Ｓも備えている。リセット入力Ｒには信号Ｓ Ｅ（Ｌ
）を入力し、セット人力Ｓには４３号５Ｅ（Ｌ）を入力
している。このようにすれば、起動時の加速期間ハでは
信号ＲＥ （Ｌ）によりＵ／Ｄカウンタ４ｃヲ全ビット
リセットして出力Ｄ２を最小値（全ビットａＯ”）に制
御することができ、速度比較手段３の出力Ｄ１ と同
じ起動指令を発することができる。１だ、速度比較期間
口に入ったらリセット動作を解除すると共に、信号５Ｅ
（Ｌ）により最上位のＦＦｓのみ瞬間セットして出力Ｄ
２を中心値に制御する。以上の如（Ｕ／Ｄカウンタ４Ｃ
ｆ制御すれば、起動時の加速期間）・では加速指令（最
小値）を出し続け、速度比較期間口に入ったら出力Ｄ２
を即定常状態に最も近い値（中心値）に制御することが
でき、スムーズかつスピーディな速度引込みが可能であ
る。
ップフロップＦＦ１〜ＦＦｓは全てリセット入力端子Ｒ
を備えており、最上位ビットのＦＦｓのみセット入力端
子Ｓも備えている。リセット入力Ｒには信号Ｓ Ｅ（Ｌ
）を入力し、セット人力Ｓには４３号５Ｅ（Ｌ）を入力
している。このようにすれば、起動時の加速期間ハでは
信号ＲＥ （Ｌ）によりＵ／Ｄカウンタ４ｃヲ全ビット
リセットして出力Ｄ２を最小値（全ビットａＯ”）に制
御することができ、速度比較手段３の出力Ｄ１ と同
じ起動指令を発することができる。１だ、速度比較期間
口に入ったらリセット動作を解除すると共に、信号５Ｅ
（Ｌ）により最上位のＦＦｓのみ瞬間セットして出力Ｄ
２を中心値に制御する。以上の如（Ｕ／Ｄカウンタ４Ｃ
ｆ制御すれば、起動時の加速期間）・では加速指令（最
小値）を出し続け、速度比較期間口に入ったら出力Ｄ２
を即定常状態に最も近い値（中心値）に制御することが
でき、スムーズかつスピーディな速度引込みが可能であ
る。
第７図Ｂは、被制御体１０回転速度を高速から低速に切
換える場合等、減速期間イを経由して速度比較期間口に
入る場合に於いても同様の操作を施したものである。こ
の場合、ＦＦ１〜ＦＦａには全てリセット入力端子Ｒと
セント入力端子Ｓとを備えたフリップフロップを用い、
信号ＲＥ（Ｌ）とＲＥ口とのＯＲをとる２０Ｒ９、信号
ＳＥ向と５Ｅ（Ｆ（）とのＯＲをとる２０Ｒ１０で構成
する。なお、信号ＲＥ（Ｌ） 、 Ｓ Ｅ（Ｌ）による
制御動作は第７図Ａと同様であるから説明を省く。速度
比較手段３の出力Ｄ１は、減速期間イにあっては最大値
（全ビット″１”）となるから、信号ＳＫ（ハ）により
ＦＦ１−ＦＦｓを全ビットセ、トシ、最大値に制御する
。
換える場合等、減速期間イを経由して速度比較期間口に
入る場合に於いても同様の操作を施したものである。こ
の場合、ＦＦ１〜ＦＦａには全てリセット入力端子Ｒと
セント入力端子Ｓとを備えたフリップフロップを用い、
信号ＲＥ（Ｌ）とＲＥ口とのＯＲをとる２０Ｒ９、信号
ＳＥ向と５Ｅ（Ｆ（）とのＯＲをとる２０Ｒ１０で構成
する。なお、信号ＲＥ（Ｌ） 、 Ｓ Ｅ（Ｌ）による
制御動作は第７図Ａと同様であるから説明を省く。速度
比較手段３の出力Ｄ１は、減速期間イにあっては最大値
（全ビット″１”）となるから、信号ＳＫ（ハ）により
ＦＦ１−ＦＦｓを全ビットセ、トシ、最大値に制御する
。
甘だ、速度比較期間口に入ったら信号ＲＥ（Ｈ）により
最上位ビニｒ トＦＦａを除く下位ビット全てＦＦ１〜
ＦＦ７’ｉ瞬間リセットし、中心値に制御する。
最上位ビニｒ トＦＦａを除く下位ビット全てＦＦ１〜
ＦＦ７’ｉ瞬間リセットし、中心値に制御する。
このようにすれば、減速から定常状態への移行もスムー
ズかつスピーディに行なうことができ、速度引込みの短
縮が可能である。
ズかつスピーディに行なうことができ、速度引込みの短
縮が可能である。
以上説明した本発明の一実施例は、状態検出手段６及び
Ｕ／Ｄカウンタ４ｃの構成が多少複雑となるのは否定で
きない。
Ｕ／Ｄカウンタ４ｃの構成が多少複雑となるのは否定で
きない。
第８図は本発明の他実施例を示し、その主眼とするとこ
ろは状態検出手段ら及びＵ／Ｄカウンタ４ｃの簡素化に
ある。第５図の本発明実施例との差異は、Ｕ／Ｄカウン
タ４ｃの出力部に出力ゲート手段１１を設けた点であり
、出力ゲート手段１１の出力Ｄ′２を加算手段４Ｅの入
力とする。なお、出力ゲート手段１１は状態検出手段６
の出力Ｓ３にてＵ／Ｄカクンタ４ｃ同様制御する。また
、出力ゲート手段１１は加算手段４Ｅの出力Ｄ４をゲー
トシて出力する構成としてもよい。
ろは状態検出手段ら及びＵ／Ｄカウンタ４ｃの簡素化に
ある。第５図の本発明実施例との差異は、Ｕ／Ｄカウン
タ４ｃの出力部に出力ゲート手段１１を設けた点であり
、出力ゲート手段１１の出力Ｄ′２を加算手段４Ｅの入
力とする。なお、出力ゲート手段１１は状態検出手段６
の出力Ｓ３にてＵ／Ｄカクンタ４ｃ同様制御する。また
、出力ゲート手段１１は加算手段４Ｅの出力Ｄ４をゲー
トシて出力する構成としてもよい。
第９図は、Ｕ／Ｄカウンタ４ｃと出力ゲート手段１１の
具体回路例である。
具体回路例である。
第９図Ａ、Ｂばそれぞれ第７図Ａ、Ｂに対応しており、
Ｕ／Ｄカウンタ４ｃを形成する最上位ビン）ＦＦｓのみ
セット入力端子ｓｌ備え、他の下位ピッ）ＦＦ１〜ＦＦ
−ｒはリセット入力端子のみを備えている。第９図Ａの
インバータ１２は信号ＲＥ（Ｌｅｔ：反転するものであ
り、出力ゲート手段１１中の２ＡＮＤ１１Ａの入力とし
、ＦＦｓの出７．４制御する。なお、下位ピッ）ＦＦ１
〜ＦＦｓの出力は出力ゲート手段１１をゲートなしで通
過させる。係る構成に於いて、起動時の加速期間ハでは
信号ＲＥ□□□）によりＵ／Ｄカウンタ４ｃを中心値に
制御すると共にＦＦａの出力を禁止して、出力ゲート手
段１１の出カＤ′２′ｆｆ：最小値（全ビット’ｏ’
）に制御する。そして、速度比較期間口に入ったらこの
制御動作全解除し、出力Ｄ′２がＤ２になるようにして
いる。
Ｕ／Ｄカウンタ４ｃを形成する最上位ビン）ＦＦｓのみ
セット入力端子ｓｌ備え、他の下位ピッ）ＦＦ１〜ＦＦ
−ｒはリセット入力端子のみを備えている。第９図Ａの
インバータ１２は信号ＲＥ（Ｌｅｔ：反転するものであ
り、出力ゲート手段１１中の２ＡＮＤ１１Ａの入力とし
、ＦＦｓの出７．４制御する。なお、下位ピッ）ＦＦ１
〜ＦＦｓの出力は出力ゲート手段１１をゲートなしで通
過させる。係る構成に於いて、起動時の加速期間ハでは
信号ＲＥ□□□）によりＵ／Ｄカウンタ４ｃを中心値に
制御すると共にＦＦａの出力を禁止して、出力ゲート手
段１１の出カＤ′２′ｆｆ：最小値（全ビット’ｏ’
）に制御する。そして、速度比較期間口に入ったらこの
制御動作全解除し、出力Ｄ′２がＤ２になるようにして
いる。
また、第９図Ｂの２０Ｒ１３は信号５Ｅ（Ｈ）とＲＥ（
Ｌ）とのＯＲをとるゲートであり、出力ゲート手段１１
の下位ビットには１１Ｂ〜１１Ｈの２０Ｒゲーｉ設け、
信号５Ｅｆｉにより下位ピッ） ＦＦ１〜ＦＦ７の出力
を制御する構成としている。係る構成に於いて、減速期
間イでは信号Ｓ Ｅ ｌ、ＭｌによりＵ／Ｄカウンタ４
ｃを中心値に制御すると共に下位ビットＦＦ１〜ＦＦＴ
の出力を禁止して、出力ゲート手段１１の出力ＤＫ ｙ
、、最大値（全ビット” ” ） Ｋ１１ｈ＃ ｔ ル
。（ｌｂ、２ＡＮＤ １．１Ａは開か：Ｉ″している。
Ｌ）とのＯＲをとるゲートであり、出力ゲート手段１１
の下位ビットには１１Ｂ〜１１Ｈの２０Ｒゲーｉ設け、
信号５Ｅｆｉにより下位ピッ） ＦＦ１〜ＦＦ７の出力
を制御する構成としている。係る構成に於いて、減速期
間イでは信号Ｓ Ｅ ｌ、ＭｌによりＵ／Ｄカウンタ４
ｃを中心値に制御すると共に下位ビットＦＦ１〜ＦＦＴ
の出力を禁止して、出力ゲート手段１１の出力ＤＫ ｙ
、、最大値（全ビット” ” ） Ｋ１１ｈ＃ ｔ ル
。（ｌｂ、２ＡＮＤ １．１Ａは開か：Ｉ″している。
ンそして、速度比較期間口に入ったら信号５ＥＩ）Ｉ）
による制御を解除し、出力ＤＫがＤ２となるようにして
いる。
による制御を解除し、出力ＤＫがＤ２となるようにして
いる。
以上説明した第９図Ａ、Ｂの構成であれば、第５ｒＡに
示す状態検出手段６の第２シフトレジスタを不要にでき
、Ｕ／Ｄカウンタ４ｃと共に簡素化が計れる。
示す状態検出手段６の第２シフトレジスタを不要にでき
、Ｕ／Ｄカウンタ４ｃと共に簡素化が計れる。
なお、上記説明は１動作例に過ぎず、本発明の思想全逸
脱しない範囲において種々の構成が可能なことは言うま
でもない。また、本発明は分周手段とＵ／Ｄカウンタを
基本構成要素とするディジタルフィルタを用いるディジ
タル式速度制御装置に限定されるものではなく、公知の
累積加算式ディジタルフィルタを用いる場合にも適用で
きる。
脱しない範囲において種々の構成が可能なことは言うま
でもない。また、本発明は分周手段とＵ／Ｄカウンタを
基本構成要素とするディジタルフィルタを用いるディジ
タル式速度制御装置に限定されるものではなく、公知の
累積加算式ディジタルフィルタを用いる場合にも適用で
きる。
一般に累積加算式ディジタルフィルタは第１０図に示す
ように加算手段１４と記憶手段１５を基本構成要素とし
、入力ディジタル信号たる速度比較手段３の出力Ｄ１ヲ
加算手段１４０１人カとし、加算手段１４の出力Ｄ２を
速度比較手段の検出タイミング信号（例えばランチパル
ス５ＬＡ）で記憶手段１６に記憶させると共に記憶手段
１５の出力を加算手段１４の他入力とする。この積分要
素に比例要素を追加する場合は、乗算手段１６．第２の
加算手段１７を追加する。第１Ｑ図に示すディジタルフ
ィルタの場合も状態検出手段６の出力Ｓ３により記憶手
段１５を制御することで本発明の目的が達成でき、第８
図と同様に出力ゲート手段１８゜１９．２０（破線で示
す）の何扛がを用いて状態検出手段６の出力Ｓ３により
制御する構成も可能である。
ように加算手段１４と記憶手段１５を基本構成要素とし
、入力ディジタル信号たる速度比較手段３の出力Ｄ１ヲ
加算手段１４０１人カとし、加算手段１４の出力Ｄ２を
速度比較手段の検出タイミング信号（例えばランチパル
ス５ＬＡ）で記憶手段１６に記憶させると共に記憶手段
１５の出力を加算手段１４の他入力とする。この積分要
素に比例要素を追加する場合は、乗算手段１６．第２の
加算手段１７を追加する。第１Ｑ図に示すディジタルフ
ィルタの場合も状態検出手段６の出力Ｓ３により記憶手
段１５を制御することで本発明の目的が達成でき、第８
図と同様に出力ゲート手段１８゜１９．２０（破線で示
す）の何扛がを用いて状態検出手段６の出力Ｓ３により
制御する構成も可能である。
発明の効果
本発明は、分周手段、Ｕ／Ｄカウンタを基本構成要素と
するディジタルフィルタまたは加算手段、記憶手段を基
本構成要素とするディジタルフィルタを用いるディジタ
ル式速度制御装置に於いて、速度比較手段の動作状態全
検出し、その検出出力によりＵ／Ｄカウンタまたは記憶
手段を制御する構成としたため、起動時の速度引込みを
スムーズかつスピーディに行なうことができ、その実用
的効果は犬である。
するディジタルフィルタまたは加算手段、記憶手段を基
本構成要素とするディジタルフィルタを用いるディジタ
ル式速度制御装置に於いて、速度比較手段の動作状態全
検出し、その検出出力によりＵ／Ｄカウンタまたは記憶
手段を制御する構成としたため、起動時の速度引込みを
スムーズかつスピーディに行なうことができ、その実用
的効果は犬である。
第１図はディジタル式速度制御装置の従来例を示す電気
的ブロック図、第２図は速度比較手段の動作波形図、第
３図は本発明のディジタル式速度制御装置の一実施例を
示す電気的ブロック図、第４図は速度比較手段の動作波
形図、第５図は本発明の一実施例における状態検出手段
の具体回路図、第６図は第５図の動作波形図、第７図は
アップダウンカウンタの制御方法を示す具体回路図、第
８図は本発明のディジタル式速度制御装置の他実施例を
示す電気的ブロック図、第９図はアップダウンカウンタ
の制御方法及び出力ゲート手段の構成を示す具体回路図
、第１０図は累積加算式ディジタルフィルタの本発明の
詳細な説明するための電気的ブロック図である。 ３・・・・・速度比較手段、４・・曲ディジタルフィル
タ、４Ａ・・・・・分周手段、４Ｂ ・・・・・大小判
別手段、４ｃ・・川・アップダウンカウンタ、４Ｄ・・
川・乗算手段、４Ｅ・・川・加算手段、５・・・・・駆
動手段、６・・川・状態検出手段、１１・川・出力ゲー
ト手段、１４゜１７・・・・・・加算手段、１５・・山
記憶手段、１６・・・・・・乗算手段、１８ 、１９
、２０・・・・・出方ゲート手段。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 第４図 第５図 第７図 （ｈ Ｄ２ 第９図 ＪＳｔ４
的ブロック図、第２図は速度比較手段の動作波形図、第
３図は本発明のディジタル式速度制御装置の一実施例を
示す電気的ブロック図、第４図は速度比較手段の動作波
形図、第５図は本発明の一実施例における状態検出手段
の具体回路図、第６図は第５図の動作波形図、第７図は
アップダウンカウンタの制御方法を示す具体回路図、第
８図は本発明のディジタル式速度制御装置の他実施例を
示す電気的ブロック図、第９図はアップダウンカウンタ
の制御方法及び出力ゲート手段の構成を示す具体回路図
、第１０図は累積加算式ディジタルフィルタの本発明の
詳細な説明するための電気的ブロック図である。 ３・・・・・速度比較手段、４・・曲ディジタルフィル
タ、４Ａ・・・・・分周手段、４Ｂ ・・・・・大小判
別手段、４ｃ・・川・アップダウンカウンタ、４Ｄ・・
川・乗算手段、４Ｅ・・川・加算手段、５・・・・・駆
動手段、６・・川・状態検出手段、１１・川・出力ゲー
ト手段、１４゜１７・・・・・・加算手段、１５・・山
記憶手段、１６・・・・・・乗算手段、１８ 、１９
、２０・・・・・出方ゲート手段。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 第４図 第５図 第７図 （ｈ Ｄ２ 第９図 ＪＳｔ４
Claims (1)
- 被制御体の速度誤差情報をディジタル的に検出する速度
比較手段と、前記速度比較手段の出力をディジタル的に
処理するディジタルフィルタと、前記速度比較手段の速
度比較状態を検出する状態検出手段とを具備し、前記状
態検出手段の出力により前記ディジタルフィルタを制御
すると共に前記ディジタルフィルタの出力により前記被
制御体の回転速度を制御することを特徴とするディジタ
ル式速度制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59215407A JPH0646874B2 (ja) | 1984-10-15 | 1984-10-15 | デイジタル式速度制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59215407A JPH0646874B2 (ja) | 1984-10-15 | 1984-10-15 | デイジタル式速度制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6194116A true JPS6194116A (ja) | 1986-05-13 |
| JPH0646874B2 JPH0646874B2 (ja) | 1994-06-15 |
Family
ID=16671811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59215407A Expired - Lifetime JPH0646874B2 (ja) | 1984-10-15 | 1984-10-15 | デイジタル式速度制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646874B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7193385B2 (en) | 2005-04-26 | 2007-03-20 | Illinois Institute Of Technology | Digital control of motor drives |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58192480A (ja) * | 1982-05-04 | 1983-11-09 | Matsushita Electric Ind Co Ltd | モ−タの速度制御装置 |
-
1984
- 1984-10-15 JP JP59215407A patent/JPH0646874B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58192480A (ja) * | 1982-05-04 | 1983-11-09 | Matsushita Electric Ind Co Ltd | モ−タの速度制御装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7193385B2 (en) | 2005-04-26 | 2007-03-20 | Illinois Institute Of Technology | Digital control of motor drives |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0646874B2 (ja) | 1994-06-15 |
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