JPS619172A - インバ−タの制御装置 - Google Patents
インバ−タの制御装置Info
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- JPS619172A JPS619172A JP59128870A JP12887084A JPS619172A JP S619172 A JPS619172 A JP S619172A JP 59128870 A JP59128870 A JP 59128870A JP 12887084 A JP12887084 A JP 12887084A JP S619172 A JPS619172 A JP S619172A
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は自己消弧可能な第１の電流領域およびこの電流
領域より大きく、自己消弧はできないが電流を流すこと
は可能な第２の電流領域を有するスイッチング素子を含
んでなるインバータの制御装置に関する。
領域より大きく、自己消弧はできないが電流を流すこと
は可能な第２の電流領域を有するスイッチング素子を含
んでなるインバータの制御装置に関する。
〔発明の技術的背景およびその問題点〕近年、新しいス
イッチング素子が文献（ＩＥＤＭ ８３ｒ２５ＡＭＰ
、５００ＶＯＬＴＩＮＳＵＬＡＴＥＤ ＧＡＴＥ ＴＲ
ＡＮＳＩＳＴＯＲＪ Ｈ，Ｆ、ＣＨＡＮＧ他）に発表さ
れている。
イッチング素子が文献（ＩＥＤＭ ８３ｒ２５ＡＭＰ
、５００ＶＯＬＴＩＮＳＵＬＡＴＥＤ ＧＡＴＥ ＴＲ
ＡＮＳＩＳＴＯＲＪ Ｈ，Ｆ、ＣＨＡＮＧ他）に発表さ
れている。
このスイッチング素子はＩ Ｇ Ｔ （Ｉｎ５ｕｌａｔ
ｅｄＧａｔｅ Ｔｒａｎｓｉｓｔｏｒ ）と呼ばれ、第
３図に示すように、ＭＯ８形電界効果トランジスタ２１
にＮＰＮトランジスタ２２が並列接続されると共に、Ｐ
ＮＰトランジスタ２３のベースおよびコレクタがそれぞ
れＮＰＮトランジスタ２２のエミッタおよびベースに接
続され、さらに、ＮＰＮトランジスタ２２のベース・コ
レクタ間に抵抗２４を接続した等何回路で表わされ、高
速スイッチングが可能なこと、順方向電圧降下が小さい
こと、および、過電流に強いこと等に特長を有している
。
ｅｄＧａｔｅ Ｔｒａｎｓｉｓｔｏｒ ）と呼ばれ、第
３図に示すように、ＭＯ８形電界効果トランジスタ２１
にＮＰＮトランジスタ２２が並列接続されると共に、Ｐ
ＮＰトランジスタ２３のベースおよびコレクタがそれぞ
れＮＰＮトランジスタ２２のエミッタおよびベースに接
続され、さらに、ＮＰＮトランジスタ２２のベース・コ
レクタ間に抵抗２４を接続した等何回路で表わされ、高
速スイッチングが可能なこと、順方向電圧降下が小さい
こと、および、過電流に強いこと等に特長を有している
。
ただし、過電流に強いとはこの素子にオンゲート信号が
与えられていることが条件で、自己消弧可能な電流値以
上のときにオフゲート信号はを与えると素子の劣化およ
び破壊を招き易いものであった。
与えられていることが条件で、自己消弧可能な電流値以
上のときにオフゲート信号はを与えると素子の劣化およ
び破壊を招き易いものであった。
しかして、従来のトランジスタインバータで採用された
保護方法、すなわち、過電流時にスイッチング素子のド
ライブ信号をしゃ断する方法を用いると、過電流保護レ
ベルを自己消弧可能な電流領域内に設定しなければなら
ず、過電流に強いというＩＧＴの長所を生かすことがで
きなかった。
保護方法、すなわち、過電流時にスイッチング素子のド
ライブ信号をしゃ断する方法を用いると、過電流保護レ
ベルを自己消弧可能な電流領域内に設定しなければなら
ず、過電流に強いというＩＧＴの長所を生かすことがで
きなかった。
一方、ＩＧＴに自己消弧可能な領域を超える電流が流れ
ているときにドライブ信号をしゃ断すると、保護回路自
体が回路素子に損害を与えること１ になる。
ているときにドライブ信号をしゃ断すると、保護回路自
体が回路素子に損害を与えること１ になる。
（発明の目的〕
本発明は上記事情を考慮してなされたもので、ＩＧＴま
たはこのＩＧＴに似た特性のスイッチング素子を含んで
なるインバータを確実に保護し得るインバータの制御装
置の提供を目的とする。
たはこのＩＧＴに似た特性のスイッチング素子を含んで
なるインバータを確実に保護し得るインバータの制御装
置の提供を目的とする。
（発明の概要）
この目的を達成するために本発明は、自己消弧可能な第
１の電流領域およびこの第１の電流領域より大きく、自
己消弧はできないが電流を流すことは可能な第２の電流
領域を有するスイッチング素子を含んでなるインバータ
を制御するものにおいて、 出力相電流をそれぞれ検出する電流検出器と、この電流
検出器の出力信号に基づき、前記第１の電流領域の上限
を超えたことを検出すると共に、この上限を超えた相の
前記スイッチング素子に対して、上限を超えた時点のゲ
ート信号をそのまま与え続け、且つ、伯の相の前記スイ
ッチング素子をしゃ断または線間電圧が零となるように
制御する保護回路とを具備したことを特徴とするもので
をある。
１の電流領域およびこの第１の電流領域より大きく、自
己消弧はできないが電流を流すことは可能な第２の電流
領域を有するスイッチング素子を含んでなるインバータ
を制御するものにおいて、 出力相電流をそれぞれ検出する電流検出器と、この電流
検出器の出力信号に基づき、前記第１の電流領域の上限
を超えたことを検出すると共に、この上限を超えた相の
前記スイッチング素子に対して、上限を超えた時点のゲ
ート信号をそのまま与え続け、且つ、伯の相の前記スイ
ッチング素子をしゃ断または線間電圧が零となるように
制御する保護回路とを具備したことを特徴とするもので
をある。
第１図は本発明の一実施例の構成を部分的にブロックで
示した回路図である。
示した回路図である。
この第１図において、直流電源１には平滑および電力回
生用のコンデンサ２が接続されると共に、インバータ３
が接続されている。インバータ３はグレーツ接続された
６個のＩＧＴ３１〜３６と、これらのＩＧＴにそれぞれ
並列接続された６個のダイオードＤ１〜Ｄ６とでなり、
このうち、ＩＧＴ３１，３４の相互接合点、ＩＧＴ３２
，３５の相互接合点およびＩＧＴ３３．３６の相互接合
点がそれぞれＵ相、■相、Ｗ相の出力端子５Ｕ、５Ｖ、
５Ｗに接続されている。
生用のコンデンサ２が接続されると共に、インバータ３
が接続されている。インバータ３はグレーツ接続された
６個のＩＧＴ３１〜３６と、これらのＩＧＴにそれぞれ
並列接続された６個のダイオードＤ１〜Ｄ６とでなり、
このうち、ＩＧＴ３１，３４の相互接合点、ＩＧＴ３２
，３５の相互接合点およびＩＧＴ３３．３６の相互接合
点がそれぞれＵ相、■相、Ｗ相の出力端子５Ｕ、５Ｖ、
５Ｗに接続されている。
このインバータ３を制御するために、図示しない負荷の
Ｕ相電流およびＷ相電流を検出する電流検出器５．Ｕ、
５Ｗと、この電流検出器の出力信号に基いてパルス幅変
調信号ＳＵ、ＳＶ、Ｓｗを作る制御回路６と、電流検出
器５ｔＪ、５Ｗの出力信号に基づき、負荷の相電流が自
己消弧可能な電流領域の上限を超えたＩ 、Ｇ Ｔに対
して、この上限を超えた時点のゲート信号をそのまま与
え続けると共に、他の相のＩＧＴの全てにオフゲート信
号を与える過電流保護回路７とを具えている。
Ｕ相電流およびＷ相電流を検出する電流検出器５．Ｕ、
５Ｗと、この電流検出器の出力信号に基いてパルス幅変
調信号ＳＵ、ＳＶ、Ｓｗを作る制御回路６と、電流検出
器５ｔＪ、５Ｗの出力信号に基づき、負荷の相電流が自
己消弧可能な電流領域の上限を超えたＩ 、Ｇ Ｔに対
して、この上限を超えた時点のゲート信号をそのまま与
え続けると共に、他の相のＩＧＴの全てにオフゲート信
号を与える過電流保護回路７とを具えている。
ここで、制御回路６は公知であるので、その構成説明を
省略する。
省略する。
次に、第２図は過電流保護回路７の詳細な構成を示す回
路図である。
路図である。
この過電流保護回路７は先ず、相電流信号１１゜１１Ｗ
ｆ入力してそれぞれ設定された過電流レベルを超えたと
き論理“Ｏ″の信号を、過電流レベル以下のとき論理“
′１″の信号（以下論理を省略する）を出力する過電流
検出器１１ＬＪ、１１Ｗ’、および、相電流信号ｊ 、
ｉ を加算器１０で加算ＨＩ Ｉｗ して■相電流の絶対値が設定された過電流レベルを超え
たときＯ゛′の信号を、過電流レベル以下のとき“１′
″の信号を出力する過電流検出器１１Ｖを有している。
ｆ入力してそれぞれ設定された過電流レベルを超えたと
き論理“Ｏ″の信号を、過電流レベル以下のとき論理“
′１″の信号（以下論理を省略する）を出力する過電流
検出器１１ＬＪ、１１Ｗ’、および、相電流信号ｊ 、
ｉ を加算器１０で加算ＨＩ Ｉｗ して■相電流の絶対値が設定された過電流レベルを超え
たときＯ゛′の信号を、過電流レベル以下のとき“１′
″の信号を出力する過電流検出器１１Ｖを有している。
また、上記制御回路６のパルス幅変調信号ＳＵ。
Ｓ およびＳｗをラッチするラッチ回路１２Ｕ。
■
１２Ｖ、１２Ｗを有している。これらのラッチ回路は対
応する過電流検出器１１’Ｕ、 １１Ｖ、 １１Ｗが“
１″の信号を出力している間それぞれパルス幅変調信号
ＳＵ、ＳＶ、Ｓｗと同じ論理信号をＱ端子から出力し、
その反転信号をＱ端子から出力する。反対に、過電流検
出器１１Ｕ、１１Ｖ。
応する過電流検出器１１’Ｕ、 １１Ｖ、 １１Ｗが“
１″の信号を出力している間それぞれパルス幅変調信号
ＳＵ、ＳＶ、Ｓｗと同じ論理信号をＱ端子から出力し、
その反転信号をＱ端子から出力する。反対に、過電流検
出器１１Ｕ、１１Ｖ。
１１Ｗの何れかがＩＩ ＯＩＩの信号を出力すると、対
応するラッチ回路が動作して過電流検出時点のパルス幅
変調信号およびその反転信号をラッチする。
応するラッチ回路が動作して過電流検出時点のパルス幅
変調信号およびその反転信号をラッチする。
次に、過電流検出器１１Ｌ１．１１Ｖ’、 １１Ｗの出
力信号をそれぞれ反転するＮＯＴ回路１３Ｕ。
力信号をそれぞれ反転するＮＯＴ回路１３Ｕ。
１３Ｖ、１３Ｗと、これらのＮＯＴ回路の出力の論理和
をとるＯＲ回路１４と、このＯＲ回路の出力を反転する
ＮＯＴ回路１５とが設けられ、過電流検出器１１Ｕ、１
１Ｖ、１１Ｗの全てが１″の信号を出力しているときの
み、ＮＯＴ回路１５が“１′″の信号を出力する。
をとるＯＲ回路１４と、このＯＲ回路の出力を反転する
ＮＯＴ回路１５とが設けられ、過電流検出器１１Ｕ、１
１Ｖ、１１Ｗの全てが１″の信号を出力しているときの
み、ＮＯＴ回路１５が“１′″の信号を出力する。
１ また、ラッチ回路１２Ｕに対応してＡＮＤ
回路１６ａ、 １６ｂ、ＯＲ回路１７ａ、１７ｂ。
回路１６ａ、 １６ｂ、ＯＲ回路１７ａ、１７ｂ。
ＡＮＤ回路１８ａ、１８ｂが設けられ、コＵ）うち、Ａ
ＮＤ回路１６ａ、１６ｂはそれぞれＮＯＴ回路１５の出
力とラッチ回路１２ＵのＱ端子出力、Ｑ端子出力との論
理積をとり、ＡＮＤ回路１８ａ。
ＮＤ回路１６ａ、１６ｂはそれぞれＮＯＴ回路１５の出
力とラッチ回路１２ＵのＱ端子出力、Ｑ端子出力との論
理積をとり、ＡＮＤ回路１８ａ。
１８ｂはそれぞれＮＯＴ回路１３ＬＪの出力とラッチ回
路１２１ＪのＱｆｉ＆子出力、Ｑ＠ｉ子出力出力論理積
をとり、さらにＯＲ回路１７ａはＡＮＤ回路１６ａおよ
び１８８両出力の論理和を、ＯＲ回路１７ｂはＡＮＤ回
路１６ｂおよび１８．ｂ両出力の論理和をそれぞれとる
構成になっている。
路１２１ＪのＱｆｉ＆子出力、Ｑ＠ｉ子出力出力論理積
をとり、さらにＯＲ回路１７ａはＡＮＤ回路１６ａおよ
び１８８両出力の論理和を、ＯＲ回路１７ｂはＡＮＤ回
路１６ｂおよび１８．ｂ両出力の論理和をそれぞれとる
構成になっている。
これと同様に、ラッチ回路１２Ｖに対応してＡＮＤ回路
１６ｃ、１６ｄ、ＯＲ回路１７ｃ、１７ｄ、ＡＮＤ回路
１８ｃ、１８ｄが設けられ、このうち、ＡＮＤ回路１６
ｃ、１６ｄはそれぞれＮＯＯＲ回路１４出力とラッチ回
路１２ＶのＱ端子出力、Ｑ端子出力との論理積をとり、
ＡＮＤ回路１８ｃ、１８ｄはそれぞれＮＯＴ回路１３Ｖ
の出力とラッチ回路１２ＶのＱ端子出力、Ｑ端子出力と
の論理積をとり、さらに、ＯＲ回路１７ｃはＡＮＤ回路
１６ｃ、１８ａ両出力の論理和をＯＲ回路１７ｄはＡＮ
Ｄ回路１６ｄ、１８ｄ両出力の論理和をそれぞれとる構
成になっている。
１６ｃ、１６ｄ、ＯＲ回路１７ｃ、１７ｄ、ＡＮＤ回路
１８ｃ、１８ｄが設けられ、このうち、ＡＮＤ回路１６
ｃ、１６ｄはそれぞれＮＯＯＲ回路１４出力とラッチ回
路１２ＶのＱ端子出力、Ｑ端子出力との論理積をとり、
ＡＮＤ回路１８ｃ、１８ｄはそれぞれＮＯＴ回路１３Ｖ
の出力とラッチ回路１２ＶのＱ端子出力、Ｑ端子出力と
の論理積をとり、さらに、ＯＲ回路１７ｃはＡＮＤ回路
１６ｃ、１８ａ両出力の論理和をＯＲ回路１７ｄはＡＮ
Ｄ回路１６ｄ、１８ｄ両出力の論理和をそれぞれとる構
成になっている。
同様にしてラッチ回路１２Ｗに対応してＡＮＤ回路１６
ｅ、１６ｆ、ＯＲ回路１７ｅ、１７ｆ。
ｅ、１６ｆ、ＯＲ回路１７ｅ、１７ｆ。
ＡＮＤ回路１８ｅ、１８ｆが設けられ、このうち、端子
出力との論理積をとり、ＡＮＤ回路１８ｅ。
出力との論理積をとり、ＡＮＤ回路１８ｅ。
１８ｆはそれぞれＮＯＴ回路１３Ｗの出力とラッチ回路
１２ＷのＱ端子出力１．Ｑ端子出力との論理積をとり、
さらに、ＯＲ回路１７ｅはＡＮ［）回路１６ｅおよび１
８８両出力の論理和を、ＯＲ回路１７ｆはＡＮＤ回路１
６ｆおよび１８ｆ両出力の論理和をそれぞれとる構成に
なっている。
１２ＷのＱ端子出力１．Ｑ端子出力との論理積をとり、
さらに、ＯＲ回路１７ｅはＡＮ［）回路１６ｅおよび１
８８両出力の論理和を、ＯＲ回路１７ｆはＡＮＤ回路１
６ｆおよび１８ｆ両出力の論理和をそれぞれとる構成に
なっている。
上記の如く構成された本実施例の作用を以下に説明する
。
。
先ず、第１−において保護回路７から出力されるゲート
信号ｄ１．１〜Ｇ６によりＩＧＴ３１〜３６の導通（以
下オンと言う）、シゃ断（以下オフと言う）が制御され
負荷に繋がる出力端子５ｔＪ。
信号ｄ１．１〜Ｇ６によりＩＧＴ３１〜３６の導通（以
下オンと言う）、シゃ断（以下オフと言う）が制御され
負荷に繋がる出力端子５ｔＪ。
５’Ｖ、５Ｗの電圧が制御されている。とする。
今、Ｕ相の負側に接続されたＩＧＴ３４が過電流である
ことを知るには、Ｕ相電流が出力端子５ＵからＩＧＴ３
４を介して直流型ｍ１の負側へ流れていることを知る必
要がある。それには、電流が端子５Ｕからインバータの
Ｕ相に流れる極性と、この電流がダイオードＤ１ではな
く ＩＧＴ３４に流れていることを検出する回路が必要
である。この場合の処理としてはＩＧＴ３４にオンゲー
ト信号を与え、ＩＧＴ３１にはオフゲート信号を与えな
ければならない。
ことを知るには、Ｕ相電流が出力端子５ＵからＩＧＴ３
４を介して直流型ｍ１の負側へ流れていることを知る必
要がある。それには、電流が端子５Ｕからインバータの
Ｕ相に流れる極性と、この電流がダイオードＤ１ではな
く ＩＧＴ３４に流れていることを検出する回路が必要
である。この場合の処理としてはＩＧＴ３４にオンゲー
ト信号を与え、ＩＧＴ３１にはオフゲート信号を与えな
ければならない。
逆に、電流が直流電源１の負側からダイオードＤ４を介
して出力端子５Ｕに流れており、その大きさがＩＧＴの
消弧可能な電流値を超えている場合には、ｒＧＴ３４に
対してオン、オフ何れのゲート信号も考えられるが、Ｉ
ＧＴ３１に対しては必ずオフゲート信号が与えられてい
る。このとき、ＩＧＴ３１をオンにするとオフできなく
なるので、ＩＧＴ３１はオフに保持した方がよい、仮り
に、ＩＧＴ３４にオンゲート信号が与えられておればオ
フにしてもあるいはオンしたままでもよい。
して出力端子５Ｕに流れており、その大きさがＩＧＴの
消弧可能な電流値を超えている場合には、ｒＧＴ３４に
対してオン、オフ何れのゲート信号も考えられるが、Ｉ
ＧＴ３１に対しては必ずオフゲート信号が与えられてい
る。このとき、ＩＧＴ３１をオンにするとオフできなく
なるので、ＩＧＴ３１はオフに保持した方がよい、仮り
に、ＩＧＴ３４にオンゲート信号が与えられておればオ
フにしてもあるいはオンしたままでもよい。
このことは、１ＧＴ３１およびダイオードＤ１について
も同様である。
も同様である。
かくして、ある相の電流が過電流検出レベルを超えたと
き、その相に対応するどのＩ ＧＴ、どのダイオードに
流れているかに関係なく、過電流検出時点においてその
相のＩＧＴに与えていたゲート信号をそのまま与え続け
れば、しゃ断できない電流をしや断しようとしてＩＧＴ
を破損させることはなく、しゃ断できない電流値である
のに１０丁をオンすることもないことが判る。
き、その相に対応するどのＩ ＧＴ、どのダイオードに
流れているかに関係なく、過電流検出時点においてその
相のＩＧＴに与えていたゲート信号をそのまま与え続け
れば、しゃ断できない電流をしや断しようとしてＩＧＴ
を破損させることはなく、しゃ断できない電流値である
のに１０丁をオンすることもないことが判る。
そして、過電流を制御可能な値まで減衰させるには他の
相のＩＧＴを制御することにより可能である。その方法
として、例えば、過電流になった相部外の全てのＩＧＴ
にオフゲート信号をちえてもよいし、インバータ出力線
間電圧が全て零になるように他相のＩＧＴに対して、過
電流になった、 相の対応アーム（正側なら正
側、負側なら負側）のゲート信号と同じ信号を与えても
よい。
相のＩＧＴを制御することにより可能である。その方法
として、例えば、過電流になった相部外の全てのＩＧＴ
にオフゲート信号をちえてもよいし、インバータ出力線
間電圧が全て零になるように他相のＩＧＴに対して、過
電流になった、 相の対応アーム（正側なら正
側、負側なら負側）のゲート信号と同じ信号を与えても
よい。
第２図は過電流になった相部外の全てのＩＧＴにオフゲ
ート信号を与えるための具体回路である。
ート信号を与えるための具体回路である。
第２図において、Ｕ相電流検出信号’ＩｌｌおよびＷ相
電流検出信号’１ｗは過電流検出器１１Ｕ。
電流検出信号’１ｗは過電流検出器１１Ｕ。
１１Ｗによって過電流を判定する閾値すなわち、第１の
電流領域の上限に対応する値と比較され、この閾値を超
えたとき“０″の信号を出力する。
電流領域の上限に対応する値と比較され、この閾値を超
えたとき“０″の信号を出力する。
また、加算器１０では’ Ｉｕ＋’ １ｗ’加算してＺ
ｖを過電流検出器１１Ｖに与える。そこで、過電流検出
器１１■は−１１−絶対値と上記閾値とを比較して、こ
の閾値を超えたとき゛Ｏパの信号を出力する。
ｖを過電流検出器１１Ｖに与える。そこで、過電流検出
器１１■は−１１−絶対値と上記閾値とを比較して、こ
の閾値を超えたとき゛Ｏパの信号を出力する。
一方、ラッチ回路１２Ｕ、１２Ｖ、１２Ｗには上記制御
回路６のパルス幅変調信号ＳＵ、ＳＶ。
回路６のパルス幅変調信号ＳＵ、ＳＶ。
Ｓｗがそれぞれ加えられており、出力相電流が過電流レ
ベル以下のとき過電流検出器１１Ｕ、１１Ｖ、１１Ｗの
出力は何れも“１”、ＮＯＴ回路１３ＬＪ、１３Ｖ、１
３Ｗの出力は０”で、しかもＮＯ丁回路１５（７）出力
４．ｔ ” １ ” ｒあるＺ ＆ ｈ’ら・ １
上記パルス幅変調信号Ｓ ｕ 、 Ｓ ｖ 、 Ｓ ｗ
がそのま グまＯＲ回路１７ａ、１７ｃ、１７ｅ
から出力サレそれぞれＩＧＴ３１〜３３にゲート信号０
１〜Ｇ３として加えられ、さらに、上記パルス幅変調信
号ＳＵ、Ｓｖ、ＳＷを反転した信号がＯＲ回路１７ｂ、
１７ｄ、１７ｆから出力され、それぞれＩ ＧＴ３４〜
３６にゲート信号０４〜Ｇ６として加えられる。
ベル以下のとき過電流検出器１１Ｕ、１１Ｖ、１１Ｗの
出力は何れも“１”、ＮＯＴ回路１３ＬＪ、１３Ｖ、１
３Ｗの出力は０”で、しかもＮＯ丁回路１５（７）出力
４．ｔ ” １ ” ｒあるＺ ＆ ｈ’ら・ １
上記パルス幅変調信号Ｓ ｕ 、 Ｓ ｖ 、 Ｓ ｗ
がそのま グまＯＲ回路１７ａ、１７ｃ、１７ｅ
から出力サレそれぞれＩＧＴ３１〜３３にゲート信号０
１〜Ｇ３として加えられ、さらに、上記パルス幅変調信
号ＳＵ、Ｓｖ、ＳＷを反転した信号がＯＲ回路１７ｂ、
１７ｄ、１７ｆから出力され、それぞれＩ ＧＴ３４〜
３６にゲート信号０４〜Ｇ６として加えられる。
一方、過電流検出器１１Ｕ、１１Ｖ、１１Ｗ（７）うち
の何れか１つ、例えば、過電流検出器１１ｔＪが過電流
を検出して出力が０”′になると、ラッチ回路１２Ｕが
その時点のパルス幅変調信号ＳＵをラッチする他、ＮＯ
Ｔ回路１３Ｕの出力が“１″に、ＮＯＴ回路１５の出力
が“ＯＮにそれぞれ反転する。したがって、過電流検出
がなされたＵ相のみラッチ回路１２ＬＩに保持されたパ
ルス幅変調信号がＡＮＤ回路１８ａ、１８ｂをそれぞれ
介してＯＲ回路１７ａ、１７ｂより出力され、このとき
、他のＯＲ回路１７０〜１７ｆの出力は全て１１０１１
になる。
の何れか１つ、例えば、過電流検出器１１ｔＪが過電流
を検出して出力が０”′になると、ラッチ回路１２Ｕが
その時点のパルス幅変調信号ＳＵをラッチする他、ＮＯ
Ｔ回路１３Ｕの出力が“１″に、ＮＯＴ回路１５の出力
が“ＯＮにそれぞれ反転する。したがって、過電流検出
がなされたＵ相のみラッチ回路１２ＬＩに保持されたパ
ルス幅変調信号がＡＮＤ回路１８ａ、１８ｂをそれぞれ
介してＯＲ回路１７ａ、１７ｂより出力され、このとき
、他のＯＲ回路１７０〜１７ｆの出力は全て１１０１１
になる。
かくして、過電流検出がなされた相のＩＧＴには、過電
流検出時点のゲート信号がそのまま与えられ、伯の相の
ＩＧＴにはオフゲート信号が与えられるから、過電流の
ＩＧＴにオフゲート信号を与えるという事態を未然に防
ぐことができる。
流検出時点のゲート信号がそのまま与えられ、伯の相の
ＩＧＴにはオフゲート信号が与えられるから、過電流の
ＩＧＴにオフゲート信号を与えるという事態を未然に防
ぐことができる。
なお、上記実施例では過電流を検出した相部外の全ての
ＩＧＴにオフゲート信号を与えたが、その代わりに、出
力線間電圧が零になるように他の相のＩＧＴを制御して
も、上述したと同様な保護が可能である。
ＩＧＴにオフゲート信号を与えたが、その代わりに、出
力線間電圧が零になるように他の相のＩＧＴを制御して
も、上述したと同様な保護が可能である。
なおまた、上記実施例ではＩＧＴを用いたインバータ回
路について説明したが、本発明はＩＧＴと略同様な特性
のＧ Ｔ Ｏ（Ｇａｔｅ Ｔｕｎｅ Ｏｆｆ ｔｈｙｒ
ｉ−ｓｔｏｒ）を用いても、要は自己消弧可能な第１の
電流領域およびこの第１の電流領域より大きく、自己消
弧はできないが電流を流すことは可能な第２の電流領域
を有するスイッチング素子を含んでなるインバータに全
て適用することが、できる。
路について説明したが、本発明はＩＧＴと略同様な特性
のＧ Ｔ Ｏ（Ｇａｔｅ Ｔｕｎｅ Ｏｆｆ ｔｈｙｒ
ｉ−ｓｔｏｒ）を用いても、要は自己消弧可能な第１の
電流領域およびこの第１の電流領域より大きく、自己消
弧はできないが電流を流すことは可能な第２の電流領域
を有するスイッチング素子を含んでなるインバータに全
て適用することが、できる。
以上の説明によって明らかな如く、本発明によれば、イ
ンバータを構成する１０丁またはこのＩＧＴに似た特性
のスイッチング素子に対して、自己消弧できない領域の
電流が流れた相のスイッチング素子にはその時点のゲー
ト信号をそのまま与え続け、且つ、他の相のスイッチン
グ素子をしゃ断または線間電圧が零になるように制御す
る保護回路を具えているので、この種のインバータを確
実に保護することができる。
ンバータを構成する１０丁またはこのＩＧＴに似た特性
のスイッチング素子に対して、自己消弧できない領域の
電流が流れた相のスイッチング素子にはその時点のゲー
ト信号をそのまま与え続け、且つ、他の相のスイッチン
グ素子をしゃ断または線間電圧が零になるように制御す
る保護回路を具えているので、この種のインバータを確
実に保護することができる。
第１図は本発明の一実施例の構成を部分的にブロックで
示した回路図、第２図は同実施例の主要な要素の詳細な
構成を示す回路図、第３図は本発明の適用対象を構成す
る素子の等価回路図である。 １・・・直流電源、２・・・コンデンサ、３・・・イン
バータ、４．Ｕ、４．Ｗ・・・電流検出器、６・・・制
御回路、７・・・保護回路、３１〜３６・・・ＩＧＴ０
出願人代理人 猪 股 清 曾 第１図
示した回路図、第２図は同実施例の主要な要素の詳細な
構成を示す回路図、第３図は本発明の適用対象を構成す
る素子の等価回路図である。 １・・・直流電源、２・・・コンデンサ、３・・・イン
バータ、４．Ｕ、４．Ｗ・・・電流検出器、６・・・制
御回路、７・・・保護回路、３１〜３６・・・ＩＧＴ０
出願人代理人 猪 股 清 曾 第１図
Claims (1)
- 【特許請求の範囲】 自己消弧可能な第１の電流領域およびこの第１の電流領
域より大きく、自己消弧はできないが電流を流すことは
可能な第２の電流領域を有するスイッチング素子を含ん
でなるインバータを制御するものにおいて、 出力相電流をそれぞれ検出する電流検出器と、この電流
検出器の出力信号に基づき前記第１の電流領域の上限を
超えたことを検出すると共に、この上限を超えた相の前
記スイッチング素子に対して、上限を超えた時点のゲー
ト信号をそのまま与え続け、且つ、他の相の前記スイッ
チング素子をしゃ断または線間電圧が零となるように制
御する保護回路とを具備したことを特徴とするインバー
タの制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59128870A JPS619172A (ja) | 1984-06-22 | 1984-06-22 | インバ−タの制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59128870A JPS619172A (ja) | 1984-06-22 | 1984-06-22 | インバ−タの制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS619172A true JPS619172A (ja) | 1986-01-16 |
Family
ID=14995394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59128870A Pending JPS619172A (ja) | 1984-06-22 | 1984-06-22 | インバ−タの制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS619172A (ja) |
-
1984
- 1984-06-22 JP JP59128870A patent/JPS619172A/ja active Pending
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