JPS619020A - A/d変換回路 - Google Patents
A/d変換回路Info
- Publication number
- JPS619020A JPS619020A JP12933284A JP12933284A JPS619020A JP S619020 A JPS619020 A JP S619020A JP 12933284 A JP12933284 A JP 12933284A JP 12933284 A JP12933284 A JP 12933284A JP S619020 A JPS619020 A JP S619020A
- Authority
- JP
- Japan
- Prior art keywords
- conversion circuit
- analog signal
- test
- digital signal
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、アナログ・デジタル技術さらにはA/D変
換回路に適用して特に有効な技術に関するもので、たと
えば、A/D変換を比較的小規模に行なうのに利用して
有効な技術に関するものである。
換回路に適用して特に有効な技術に関するもので、たと
えば、A/D変換を比較的小規模に行なうのに利用して
有効な技術に関するものである。
例えば、それほどの精密さを要求されない普及タイプの
制御装置などでは、アナログ信号を2ビットあるいは3
ビット程度のデジタル信号に変換できる簡単なA/D変
換回路があると便利である。
制御装置などでは、アナログ信号を2ビットあるいは3
ビット程度のデジタル信号に変換できる簡単なA/D変
換回路があると便利である。
また、半導体集積回路装置の内部回路を外部からデジタ
ル信号を与えてテストする場合に、そのテスト用デジタ
ル信号を一部アナログ信号に変換してから半導体集積回
路装置内に入力させ、その半導体集積回路装置内にてデ
ジタル信号に変換しなおしてから被テスト回路に与える
ようにすれば。
ル信号を与えてテストする場合に、そのテスト用デジタ
ル信号を一部アナログ信号に変換してから半導体集積回
路装置内に入力させ、その半導体集積回路装置内にてデ
ジタル信号に変換しなおしてから被テスト回路に与える
ようにすれば。
そのテスト信号のための信号端子を少なくすることがで
きるなどの利点が得られる。
きるなどの利点が得られる。
しかしながら、従来のA/D変換回路は、例えば8ビッ
トあるいはそれ以上の分解精度をもつべく高精度かつ大
規模に構成されたものがほとんどで、アナログ信号を2
ビットあるいは3ビット程度のデジタル信号に簡単に変
換する用途には、甚だしく過剰仕様となってしまう。例
えば、1981年に朝食書店発行の集積回路ハンドブッ
ク222゜223頁には、追従比較型のA/D変換回路
が記載されているが、このようなA/D変換回路を上述
したごとき用途に使用するには、その構成および動作が
複雑過ぎるために、無駄な要素が非常に、
多くなる。
トあるいはそれ以上の分解精度をもつべく高精度かつ大
規模に構成されたものがほとんどで、アナログ信号を2
ビットあるいは3ビット程度のデジタル信号に簡単に変
換する用途には、甚だしく過剰仕様となってしまう。例
えば、1981年に朝食書店発行の集積回路ハンドブッ
ク222゜223頁には、追従比較型のA/D変換回路
が記載されているが、このようなA/D変換回路を上述
したごとき用途に使用するには、その構成および動作が
複雑過ぎるために、無駄な要素が非常に、
多くなる。
また、複数のアナログ比較回路を用いて2あ番いは3ビ
ット程度のA/D変換を行な′わせるという例もあるが
、これを行なうための比較回路を構成するためには半導
体集積回路化された演算増幅器が複数個必要であった。
ット程度のA/D変換を行な′わせるという例もあるが
、これを行なうための比較回路を構成するためには半導
体集積回路化された演算増幅器が複数個必要であった。
また、比較動作のための基準レベルを発生しなければな
らなかった。従って、その構成はかなり複雑かつ大規模
となっていた。少なくとも、半導体集積回路装置内の一
部あるいは小規模な装置にて手軽に使用するという訳に
は行かなかった。このようなことが本宛明者の検討によ
って明らかとなった。
らなかった。従って、その構成はかなり複雑かつ大規模
となっていた。少なくとも、半導体集積回路装置内の一
部あるいは小規模な装置にて手軽に使用するという訳に
は行かなかった。このようなことが本宛明者の検討によ
って明らかとなった。
この発明の目的は、簡単かつ合理的な無駄の少ない構成
でもって、アナログ信号を比較的少レット数のデジタル
信号に効率よく変換することかでき、これにより比較的
小規模な装置内にても手軽に使用できるようにしたA/
I?変換技術を提供するものである。
でもって、アナログ信号を比較的少レット数のデジタル
信号に効率よく変換することかでき、これにより比較的
小規模な装置内にても手軽に使用できるようにしたA/
I?変換技術を提供するものである。
この発明の前記ならびにそのほかの目的と新規?
な特徴については5本明細書の記述および添附図
(y面から明らかになるであろう。
(y面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、互いにしきい値の異なる複数のスイッチング
素子を使用することにより、簡単かつ合理的な無駄の少
ない構成でもって、アナログ信号を比較的少ビット数の
デジタル信号に効率よく変換することができ、これによ
り比較的小規模な装置内にても手軽に使用できるA/D
変換回路を提供する。という目的を達成するものである
。
素子を使用することにより、簡単かつ合理的な無駄の少
ない構成でもって、アナログ信号を比較的少ビット数の
デジタル信号に効率よく変換することができ、これによ
り比較的小規模な装置内にても手軽に使用できるA/D
変換回路を提供する。という目的を達成するものである
。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお1図面において同一符号は同一あるいは相当部分を
示す。
示す。
□先ず、この発明の一実施例によるA/D変換回路は、
互いにしきい値レベルの異なる複数のスイッチング素子
を備え、各−スイッチング素子の制御端子にアナログ信
号を共通に入力させるとともに、各スイッチング素子の
導通状態をそれぞれ1ビットずつの2値デジタル信号と
して並列に取出すようにしたものである。
互いにしきい値レベルの異なる複数のスイッチング素子
を備え、各−スイッチング素子の制御端子にアナログ信
号を共通に入力させるとともに、各スイッチング素子の
導通状態をそれぞれ1ビットずつの2値デジタル信号と
して並列に取出すようにしたものである。
第1図は上記A/D変換回路を具体的に示す。
同図に示すA/D変換回路10では、上記複数のスイッ
チング素子として、共通のアナログ信号入力に対して相
補的に導通制御される2種類のスイッチング素子が使用
されている。さらに具体的には、この実施例では、上記
2種類のスイッチング素としてpnp型バイポーラトラ
ンジスタQllとnpn型六イボーラトランジスタQ1
2が使用されている。この2つのトランジスタQユ1.
Q12のベースにアナログ信号電圧Viが共通に入力さ
れるようになっている。その一方のpnp型バイポーラ
トランジスタQllは、そのエミッタが抵抗あるいは定
電流回路による負荷1を介して正電源Vccに接続され
ている。また、その他方のnpn型バイポーラトランジ
スタQ12は、そのコレクタが抵抗あるいは定電流回路
による負荷1を介して正電鯨Vccに接続されている。
チング素子として、共通のアナログ信号入力に対して相
補的に導通制御される2種類のスイッチング素子が使用
されている。さらに具体的には、この実施例では、上記
2種類のスイッチング素としてpnp型バイポーラトラ
ンジスタQllとnpn型六イボーラトランジスタQ1
2が使用されている。この2つのトランジスタQユ1.
Q12のベースにアナログ信号電圧Viが共通に入力さ
れるようになっている。その一方のpnp型バイポーラ
トランジスタQllは、そのエミッタが抵抗あるいは定
電流回路による負荷1を介して正電源Vccに接続され
ている。また、その他方のnpn型バイポーラトランジ
スタQ12は、そのコレクタが抵抗あるいは定電流回路
による負荷1を介して正電鯨Vccに接続されている。
そして、一方のトランジスタQ□の導通状態が、H゛″
′ (高レベル)と′L” (低レベル)の2値のデジ
タル信号として、そのエミッタ側からインバータL1を
介して取出されるようになっている。また、他方のトラ
ンジスタQ12のへ通状態が、II H#l (高レ
ベル)とtgLH(低レベル)の2値のデジタル信号と
して、そのコレクタ側からインバータL2を介して取出
されるようになっている。これにより、この実施例の場
合は、アナログ信号電圧ViがAとBの2ビット並列型
のデジタル信号出力Doutに変換されるようになって
いる。
′ (高レベル)と′L” (低レベル)の2値のデジ
タル信号として、そのエミッタ側からインバータL1を
介して取出されるようになっている。また、他方のトラ
ンジスタQ12のへ通状態が、II H#l (高レ
ベル)とtgLH(低レベル)の2値のデジタル信号と
して、そのコレクタ側からインバータL2を介して取出
されるようになっている。これにより、この実施例の場
合は、アナログ信号電圧ViがAとBの2ビット並列型
のデジタル信号出力Doutに変換されるようになって
いる。
次に、その動作について説明する。
第1図において、先ず、アナログ信号電圧Viが最も低
い電位のとき、つまり2つのバイポーラトランジスタQ
u、t Q x2のいずれのしきい値よりも負側にあ
るときは、pnp型バイポーラトランジスタqttだけ
が導通する。これにより、デジタル信号出力Doutの
状態は、A= 、、 H,、、B == tr L #
1の状態となる。次に、上記アナログ信号電圧Viが中
間電位にあるとき、つまりpnp型バイポーラトランジ
スタQllのしきい値(ベース・エミッタ間電圧)より
も負側にあって、かつnpn型バイポーラトランジスタ
Q12のしきい値よりも正側にあるときは、両トランジ
スタQ *x + Q 12共に導通状態となる。この
ときのデジタル信号出力Dout。
い電位のとき、つまり2つのバイポーラトランジスタQ
u、t Q x2のいずれのしきい値よりも負側にあ
るときは、pnp型バイポーラトランジスタqttだけ
が導通する。これにより、デジタル信号出力Doutの
状態は、A= 、、 H,、、B == tr L #
1の状態となる。次に、上記アナログ信号電圧Viが中
間電位にあるとき、つまりpnp型バイポーラトランジ
スタQllのしきい値(ベース・エミッタ間電圧)より
も負側にあって、かつnpn型バイポーラトランジスタ
Q12のしきい値よりも正側にあるときは、両トランジ
スタQ *x + Q 12共に導通状態となる。この
ときのデジタル信号出力Dout。
の状態は、A =It H11、B =” L IIの
状態となる。
状態となる。
さらに、上記アナログ信号電圧Viが最も高い電位にな
ると、つまりpnp型バイポーラトランジスタQutと
npn型バイポーラトランジスタQ12のいずれのしき
い値よりも正側にあるときは、両トランジスタQ u
t Q 12共に導通状態となる。このときデジタル信
号出力Doutの状態は、A=“H”。
ると、つまりpnp型バイポーラトランジスタQutと
npn型バイポーラトランジスタQ12のいずれのしき
い値よりも正側にあるときは、両トランジスタQ u
t Q 12共に導通状態となる。このときデジタル信
号出力Doutの状態は、A=“H”。
B = sr L Byの状態となる。さらに、上記ア
ナログ信号電圧Viが最も高い電位になると、つまりP
np型バイボニラトランジスタQllとnpn型バイポ
ーラトランジスタQ12のいずれのしきい値よりも正側
にあるときは、一方のトランジスタQiiが非導通状態
になる一方、他方のトランジスタQ12が導通状態とな
る。これにより、デジタル信 f号出力Do
utの状態は、A=“L#l 、 13 == IIH
IIの状態となる。
ナログ信号電圧Viが最も高い電位になると、つまりP
np型バイボニラトランジスタQllとnpn型バイポ
ーラトランジスタQ12のいずれのしきい値よりも正側
にあるときは、一方のトランジスタQiiが非導通状態
になる一方、他方のトランジスタQ12が導通状態とな
る。これにより、デジタル信 f号出力Do
utの状態は、A=“L#l 、 13 == IIH
IIの状態となる。
以上の動作を整理すると1次の表1のようになる。
表1 (1におけるViとA Bの対、以上のようにし
て、アナログ信号電位Viから2ビット(A、B)の並
列デジタル信号出力DoutがA/D変換されて出力さ
れる。そして、そのA/D変換の動作を行なうための回
路は、僅かな数のスイッチング素子および論理素子など
によって、非常に簡単かつ合理的に無駄なく構成されて
いる。
て、アナログ信号電位Viから2ビット(A、B)の並
列デジタル信号出力DoutがA/D変換されて出力さ
れる。そして、そのA/D変換の動作を行なうための回
路は、僅かな数のスイッチング素子および論理素子など
によって、非常に簡単かつ合理的に無駄なく構成されて
いる。
これにより、比較的小規模な装置内にても手軽に使用す
ることができる。又、アナログ信号電圧Viの特別な場
合として、3値論理信号を考えると、本方式番;よるA
/D変換器は、3値論理から2値論理への変換器として
用いられることがわかる。
ることができる。又、アナログ信号電圧Viの特別な場
合として、3値論理信号を考えると、本方式番;よるA
/D変換器は、3値論理から2値論理への変換器として
用いられることがわかる。
第2図は、上記A/D変換回路と組んで使用するのに適
したD/A変換回路の一例を示す。
したD/A変換回路の一例を示す。
同図に示すD/A変換回路20は、複数のコレクタ電極
を有する多電極構造のnpn型バイポーラトランジスタ
Q3u+Qmを用1)で構成される。
を有する多電極構造のnpn型バイポーラトランジスタ
Q3u+Qmを用1)で構成される。
このトランジスタQstsQazの各ベースに定電流回
路2から一定電流が供給される。このトランジスタQ
sl e Q 32の各ベースにはそれぞれ定電流回路
2から一定電流Ioが供給・される。さらに、上記トラ
ンジスタQ3uyQ32オン、オフを制御するためのト
ランジスタQ2tyQ22が設けられている。
路2から一定電流が供給される。このトランジスタQ
sl e Q 32の各ベースにはそれぞれ定電流回路
2から一定電流Ioが供給・される。さらに、上記トラ
ンジスタQ3uyQ32オン、オフを制御するためのト
ランジスタQ2tyQ22が設けられている。
そして、このトランジスタQ2t*Q22がそれぞれデ
ジタル信号A’、B’によってそれぞれスイッチング制
御されるようになっている。
ジタル信号A’、B’によってそれぞれスイッチング制
御されるようになっている。
上記多電極構造のnpn型バイポーラトランジスタQa
utQ32はそれぞれ、その複数のコレクタ電極の一部
がベース側に接続され、残りのコレクタ電極が共通接続
されている。そして、その共通接続点からアナログ信号
出力Aoutが取出されるようになっている。
utQ32はそれぞれ、その複数のコレクタ電極の一部
がベース側に接続され、残りのコレクタ電極が共通接続
されている。そして、その共通接続点からアナログ信号
出力Aoutが取出されるようになっている。
ここで、一方の多電極構造のバイポーラトランジスタQ
stは、そのベース側に接続されたコレクタ電極の数
と共通接続点側に接続されたコレクタ電極の数が同じに
なフている。また、他方の多電極構造のバイポーラトラ
ンジスタQ32は、共通接続点側に接続されたコレクタ
電極の数がベース側に接続されたコレクタ電極の数の2
倍となっている。これにより、一方のトランジスタ03
mの共通接続側コレクタ電極からは、そのベース側に流
れる一定電流Ioと同じ電流Ioを吸込むことができる
。また、他方のトランジスタA Q :nの共通接続側
コレクタ電極からは、そのベース側に流れる一定電流I
oのちょうど2倍の電流2Ioを吸込むことができる。
stは、そのベース側に接続されたコレクタ電極の数
と共通接続点側に接続されたコレクタ電極の数が同じに
なフている。また、他方の多電極構造のバイポーラトラ
ンジスタQ32は、共通接続点側に接続されたコレクタ
電極の数がベース側に接続されたコレクタ電極の数の2
倍となっている。これにより、一方のトランジスタ03
mの共通接続側コレクタ電極からは、そのベース側に流
れる一定電流Ioと同じ電流Ioを吸込むことができる
。また、他方のトランジスタA Q :nの共通接続側
コレクタ電極からは、そのベース側に流れる一定電流I
oのちょうど2倍の電流2Ioを吸込むことができる。
従って、上記共通接続点からは、上記論理信号/l
A′、B′の論理状態に応じた電流(最大で
I。
A′、B′の論理状態に応じた電流(最大で
I。
+2Io)を吸込むことができる。これにより、その共
通接続点から電流吸込み型のアナログ信号出力^out
を取出すことができる。
通接続点から電流吸込み型のアナログ信号出力^out
を取出すことができる。
次に示す表2は、第2図に示したD−/A変換回路20
の動作を整理して表わしたものである。
の動作を整理して表わしたものである。
表2(第2図におけるA’、B’とAoutの対照表)
以上のように、上述したD/A変換回路20は、前述し
たA7’D変換回路10と同様、僅かな数のスイッチン
グ素子および論理素子などによって。
以上のように、上述したD/A変換回路20は、前述し
たA7’D変換回路10と同様、僅かな数のスイッチン
グ素子および論理素子などによって。
非常に簡単かつ合理的に無駄なく構成されている。
これにより、比較的小規模な装置内にても、前記A/D
変換回路10と組合わせて、手軽に使用す
、、することができる。
変換回路10と組合わせて、手軽に使用す
、、することができる。
第3図は、第1図に示したA/D変換回路10と鯖2図
に示したD/A変換回路20の好適な応用例を示す。
に示したD/A変換回路20の好適な応用例を示す。
同図において、テスト装置60からのデジタルテスト信
号A、BはD/A変換回路、20によってアナログ信号
電圧Viに変換される。このアナログ信号電圧Viは、
テスト信号入力端子TPIから半導体集積回路装置50
内に入力される。そして、その半導体集積回路装置i5
0内のA/D変換回路10によって元のデジタルテスト
信号A、Bに戻されて、該半導体集積回路装置50内の
被テスト回路31.32にそれぞれ与えられる。被テス
ト回路31’、32からのテスト出力信号A 。
号A、BはD/A変換回路、20によってアナログ信号
電圧Viに変換される。このアナログ信号電圧Viは、
テスト信号入力端子TPIから半導体集積回路装置50
内に入力される。そして、その半導体集積回路装置i5
0内のA/D変換回路10によって元のデジタルテスト
信号A、Bに戻されて、該半導体集積回路装置50内の
被テスト回路31.32にそれぞれ与えられる。被テス
ト回路31’、32からのテスト出力信号A 。
B′は、半導体集積回路装置50内のD/A変換回路2
0によってアナログ信号出力Aoutに一旦変換される
。このアナログ信号出力Aoutは、テスト出力端子T
P2から外部へ導き出されて外部のA/D変換回路10
に入力される。そして、この外部A/D変換回路10に
よってデジタル信号A′。
0によってアナログ信号出力Aoutに一旦変換される
。このアナログ信号出力Aoutは、テスト出力端子T
P2から外部へ導き出されて外部のA/D変換回路10
に入力される。そして、この外部A/D変換回路10に
よってデジタル信号A′。
B′に変換されて、上記テスト装置60にテ仏ト結果と
して入力される。
して入力される。
以上のようにして、例えば2つのテスト用端子TPI、
TP2でもってテスト用端子4個を用いたのに相当する
テスト機能を得ることができる。
TP2でもってテスト用端子4個を用いたのに相当する
テスト機能を得ることができる。
これによって半導体集積回路装置50の端子の数を減ら
すことができる。
すことができる。
第4図はこの発明によるA/D変換回路の別の実施例を
示す。
示す。
同図に示すA/D変換回路10は、前記スイッチング素
子としてPチャンネルMO8電界効果トランジスタQU
tとnチャンネルMO8電界効果トランジスタQ12を
使用したものである。この回路によっても、第1図に示
したものと、同様の効果を得ることができる。
子としてPチャンネルMO8電界効果トランジスタQU
tとnチャンネルMO8電界効果トランジスタQ12を
使用したものである。この回路によっても、第1図に示
したものと、同様の効果を得ることができる。
第5図は、第1図あるいは第4図に示したA/D変換回
路lOから出力されるデジタル信号A。
路lOから出力されるデジタル信号A。
Bから択一的な選択信号X’l、X2.X3を作成する
デコーダの一例を示す。
デコーダの一例を示す。
同図に示すデゴーダでは、先ず、インバータLL、L2
を用いて、デジタル信号A、Bをそれぞれ正論理と負論
理の“信号に振分ける0次に、この正論理と負論理とに
振分けられた信号をそれぞれの組合わせでもってAND
ゲートL3.L4゜L5に導き、デコード操作を行なう
。これにより、デジタル信号A、Bの各状態の組合わせ
に応じていずれか1つの出力だけが能動化する選択信号
Xi、X2.X3が得られる。
を用いて、デジタル信号A、Bをそれぞれ正論理と負論
理の“信号に振分ける0次に、この正論理と負論理とに
振分けられた信号をそれぞれの組合わせでもってAND
ゲートL3.L4゜L5に導き、デコード操作を行なう
。これにより、デジタル信号A、Bの各状態の組合わせ
に応じていずれか1つの出力だけが能動化する選択信号
Xi、X2.X3が得られる。
〔効果」
(1)互いにしきい値レベルの異なる複数のスイッチン
グ素子を備え、各スイッチング素子の制御端子にアナロ
グ信号を共通に入力させるとともに。
グ素子を備え、各スイッチング素子の制御端子にアナロ
グ信号を共通に入力させるとともに。
各スイッチング素子の導通状態をそれぞれ1ビットずつ
の2値デジタル信号として並列に取出すようにしたこと
により、非常に簡単かつ合理的な無駄の少ない構成でも
って、アナログ信号を比較的少ビット数のデジタル信号
に効率よく変換することができ、これにより比較的小規
模な装置内にても手軽に使用できるようにしたA/D変
換回路を1 得ることができる、という
効果が得られる。
の2値デジタル信号として並列に取出すようにしたこと
により、非常に簡単かつ合理的な無駄の少ない構成でも
って、アナログ信号を比較的少ビット数のデジタル信号
に効率よく変換することができ、これにより比較的小規
模な装置内にても手軽に使用できるようにしたA/D変
換回路を1 得ることができる、という
効果が得られる。
(2)また、テスト用端子を有する半導体集積回路装置
内に上記A/D変換回路を設けることによって、この半
導体集積回路装置のテスト用端子を減らすことができる
ようになる、という効果が得られる。
内に上記A/D変換回路を設けることによって、この半
導体集積回路装置のテスト用端子を減らすことができる
ようになる、という効果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限斧され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記スイッ
チング素子を3つ以上使用する構成であってもよい。ま
た、スイッチング素子のしきい値レベルを、例えばダイ
オードの順方向効果電圧などを利用して調節してもよい
。
具体的に説明したが、この発明は上記実施例に限斧され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記スイッ
チング素子を3つ以上使用する構成であってもよい。ま
た、スイッチング素子のしきい値レベルを、例えばダイ
オードの順方向効果電圧などを利用して調節してもよい
。
これにより、互いに異なるしきい値レベルをもつ3種類
以上のスイッチング素子が得られ、従って、3ビット以
上のA/D変換動作を行なう回路を構成することができ
るようになる。
以上のスイッチング素子が得られ、従って、3ビット以
上のA/D変換動作を行なう回路を構成することができ
るようになる。
以上の説明では主として本発明者番こよっそなされた発
明をその背景となった利用分野である半導
′・」 体集積回路装置のテスト技術に適用した場合について説
明したが、それに限定されるものではなく、−例えば、
データ通信における変復調技術などにも適用できる。少
なくともアナログ量で現わされる情報をデジタル量で表
現させるようにする条件のものには適用できる。
明をその背景となった利用分野である半導
′・」 体集積回路装置のテスト技術に適用した場合について説
明したが、それに限定されるものではなく、−例えば、
データ通信における変復調技術などにも適用できる。少
なくともアナログ量で現わされる情報をデジタル量で表
現させるようにする条件のものには適用できる。
第1図はこの発明によるA/D変換回路の一実施例を示
す回路図、 第2図は上記A/D変換回路と組んで使用するのに適し
たD/A変換回路の一例を示す回路図、第3図は上記A
/D変換回路の好適な応用例を示すブロック図。 第4図はこの発明によるA/D変換回路の別の実施例を
示す回路図、 第5図は第1図あるいは第4図に示したA/D変換回路
の出力から選択信号を作成するデコーダの一例を示す回
路図である。 l・・・負荷、2・・・定電流回路、Vcc・・・電源
、Qlm・・・スイッチング素子(pnp型バイポーラ
トランジスタあるいは一チャンネルMO8電界効果トラ
ンジスタ)、Qm*スイッチング素子(npn型バイポ
ーラトランジスタあるいはnチャシネ9MO8電界効果
トランジスダ)、10・・・A/D変換回路、20・・
・D/A変換回路、Qal、QH・・・多電極構造のn
pn型バイポーラトランジスタ、Vi・・・アナログ信
号電圧、Dout・・・デジタル信号出力、Aout・
・・アナログ信号出力、50・・・半導体集積回路装置
、60・・・テスト装置、LL、L2・・・インバータ
、L3.L4.L5・・・ANDゲート。 第 1 図 第 2 図 第 3 図 第 4 図
す回路図、 第2図は上記A/D変換回路と組んで使用するのに適し
たD/A変換回路の一例を示す回路図、第3図は上記A
/D変換回路の好適な応用例を示すブロック図。 第4図はこの発明によるA/D変換回路の別の実施例を
示す回路図、 第5図は第1図あるいは第4図に示したA/D変換回路
の出力から選択信号を作成するデコーダの一例を示す回
路図である。 l・・・負荷、2・・・定電流回路、Vcc・・・電源
、Qlm・・・スイッチング素子(pnp型バイポーラ
トランジスタあるいは一チャンネルMO8電界効果トラ
ンジスタ)、Qm*スイッチング素子(npn型バイポ
ーラトランジスタあるいはnチャシネ9MO8電界効果
トランジスダ)、10・・・A/D変換回路、20・・
・D/A変換回路、Qal、QH・・・多電極構造のn
pn型バイポーラトランジスタ、Vi・・・アナログ信
号電圧、Dout・・・デジタル信号出力、Aout・
・・アナログ信号出力、50・・・半導体集積回路装置
、60・・・テスト装置、LL、L2・・・インバータ
、L3.L4.L5・・・ANDゲート。 第 1 図 第 2 図 第 3 図 第 4 図
Claims (1)
- 【特許請求の範囲】 1、アナログ信号をデジタル信号に変換するA/D変換
回路であって、互いにしきい値レベルの異なる複数のス
イッチング素子を備え、各スイッチング素子の制御端子
にアナログ信号を共通に入力させるとともに、各スイッ
チング素子の導通状態をそれぞれ1ビットずつの2値デ
ジタル信号として並列に取出すようにしたことを特徴と
するA/D変換回路。 2、上記複数のスイットング素子が、共通のアナログ信
号入力に対して相補的に導通制御される2種類のスイッ
チング素子からなることを特徴とする特許請求の範囲第
1項記載のA/D変換回路。 3、テスト用端子を有する半導体集積回路装置であって
、上記半導体集積回路装置のテスト用端子から入力され
るアナログのテスト信号をデジタルのテスト信号に変換
するA/D変換回路を有し、このデジタルのテスト信号
を上記半導体集積回路装置内の被テスト回路に与えるよ
うにする一方、上記被テスト回路からのテスト出力信号
をアナログ信号に変換するD/A変換回路を有し、この
D/A変換回路からのアナログ信号を上記半導体集積回
路装置のテスト用端子から外部へ導出するようにしたこ
とを特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12933284A JPS619020A (ja) | 1984-06-25 | 1984-06-25 | A/d変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12933284A JPS619020A (ja) | 1984-06-25 | 1984-06-25 | A/d変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS619020A true JPS619020A (ja) | 1986-01-16 |
Family
ID=15006982
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12933284A Pending JPS619020A (ja) | 1984-06-25 | 1984-06-25 | A/d変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS619020A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62239967A (ja) * | 1986-04-12 | 1987-10-20 | Fujiwara Jiyouki Sangyo Kk | 醸造原料の遠赤外線麦炒方法及び連続麦炒装置 |
JP2007526995A (ja) * | 2003-07-12 | 2007-09-20 | プレー・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツング | ポテンショメータの診断 |
-
1984
- 1984-06-25 JP JP12933284A patent/JPS619020A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62239967A (ja) * | 1986-04-12 | 1987-10-20 | Fujiwara Jiyouki Sangyo Kk | 醸造原料の遠赤外線麦炒方法及び連続麦炒装置 |
JP2007526995A (ja) * | 2003-07-12 | 2007-09-20 | プレー・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツング | ポテンショメータの診断 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3019426A (en) | Digital-to-analogue converter | |
US4695826A (en) | High accuracy digital-to-analog converter having symmetrical current source switching | |
JPS6245729B2 (ja) | ||
GB1598899A (en) | Logic circuits | |
US4489417A (en) | Multi-level communication circuitry for communicating digital signals between integrated circuits | |
EP0199287B1 (en) | Source follower current mode logic cells | |
EP0028293A1 (en) | Complementary transistor emitter follower circuit | |
KR950002090B1 (ko) | 논리 레벨 변환기 회로 | |
US3430071A (en) | Logic circuit | |
US3126537A (en) | trampel | |
JPS619020A (ja) | A/d変換回路 | |
US6072413A (en) | Current output type digital-to-analog converter capable of suppressing output current fluctuation using a current mirror | |
US4309629A (en) | MOS Transistor decoder circuit | |
US4124844A (en) | Analog to digital converter having a high speed subtraction circuit | |
EP0090186A2 (en) | Complementary logic circuit | |
US4916653A (en) | Adder using multi-state logic | |
US4458159A (en) | Large swing driver/receiver circuit | |
JPS59144219A (ja) | 集積化デイジタル−アナログ変換器 | |
US5034630A (en) | Logic circuit for use in D/A converter having ECL-type gate structure | |
US4791382A (en) | Driver circuit | |
US4225854A (en) | High density analog-to-binary coded decimal converter | |
JP2556208B2 (ja) | レベル変換回路 | |
SU1587582A1 (ru) | Устройство дешифрации | |
CA1252522A (en) | Switching circuit having low speed/power product | |
JP2546398B2 (ja) | レベル変換回路 |