JPS619010A - Hysteresis circuit - Google Patents
Hysteresis circuitInfo
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- JPS619010A JPS619010A JP59130441A JP13044184A JPS619010A JP S619010 A JPS619010 A JP S619010A JP 59130441 A JP59130441 A JP 59130441A JP 13044184 A JP13044184 A JP 13044184A JP S619010 A JPS619010 A JP S619010A
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- H03—ELECTRONIC CIRCUITRY
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/2893—Bistables with hysteresis, e.g. Schmitt trigger
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- Power Engineering (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は２つの安定状態をもつ双安定回路に係り、特に
、出力が定電流となりヒステリシス作動値が電源電圧に
依存せず電流によって決るヒステリシス回路に関する。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a bistable circuit having two stable states, and in particular to a hysteresis circuit in which the output is a constant current and the hysteresis operating value is determined by the current without depending on the power supply voltage. Regarding.
少なくとも２つのトランジスタを含み、第１のトランジ
スタがオンのとき第２のトランジスタがオフしている第
１の安定状態と、逆に第１のトランジスタがオフのとき
第２のトランジスタがオンしている第２の安定状態の２
つの安定状態を含む回路は双安定マルチバイブレークと
して知られている。双安定マルチバイブレークは、電子
計算機のレジスタやメモリなどの記憶回路に使用される
が、双安定回路にはこのような論理の記憶以外に主に波
形の成形に使用されるシュミントトリガ回路もある。一
般にシュミットトリガ回路は第１の安定状態から第２の
安定状態に移すための入力閾値と逆に第２の安定状態か
ら第１の安定状態に移すための入力式闇値が異なり、入
力電圧の変化に対して出力電圧はヒステリシス現象を起
す。このヒステリシス現象を利用して、入力波形の成形
を行うことができるので、シュミットトリガ回路のよう
なヒステリシス回路は実用的にも極めて有用である。a first stable state comprising at least two transistors, wherein the first transistor is on and the second transistor is off; and conversely, when the first transistor is off, the second transistor is on. 2 of the second stable state
A circuit containing two stable states is known as a bistable multibibreak. Bistable multi-by-break circuits are used in storage circuits such as registers and memory in electronic computers, but in addition to storing logic, bistable circuits also include Schmint trigger circuits, which are mainly used for shaping waveforms. . In general, in a Schmitt trigger circuit, the input threshold value for moving from the first stable state to the second stable state is different from the input threshold value for moving from the second stable state to the first stable state, and the input voltage threshold is different. The output voltage exhibits a hysteresis phenomenon in response to changes. Since input waveforms can be shaped by utilizing this hysteresis phenomenon, hysteresis circuits such as Schmitt trigger circuits are extremely useful from a practical standpoint.
従来この種のヒステリシス回路は第１図に示すような、
シュミットトリガ回路で構成されていた。Conventionally, this type of hysteresis circuit is as shown in Figure 1.
It consisted of a Schmitt trigger circuit.
今、トランジスタＱ２がオンで６１がオフである第１の
安定状態では、トランジスタＱ２のベース電位Ｖ、２は
。Now, in the first stable state where transistor Q2 is on and transistor 61 is off, the base potential V,2 of transistor Q2 is.
Ｖ ｓ ２ ＝ Ｖ ＣＣＸ□
Ｒｃｌ＋Ｒ１＋Ｒ２
となる。入力電圧ｖ、ＮがＶ、２より大きくなると１Ｑ
２がオフ＋ Ｑ Ｉがオンするので、第２の安定状態と
なりこの時のＱ２のベース電位をｖ９２′とすれば、Ｑ
＋が飽和してルするので。V s 2 = V CCX□ Rcl+R1+R2. 1Q when the input voltage v,N is larger than V,2
2 is off + Q I is on, so it becomes a second stable state and if the base potential of Q2 at this time is v92', then Q
Because + is saturated and becomes Le.
７ となる・ただし・ Ｒ′は・Ｒ’
＝、（Ｒ＋ ＋Ｒ２）／／ Ｒ
Ｒ，（ＲＩ＋Ｒ２）
Ｒ１＋Ｒ２＋Ｒ。7. However, R' is R'
=, (R+ +R2) // R R, (RI+R2) R1+R2+R.
である。従って、第１の安定状態から第２の安定状態に
移すための条件は。It is. Therefore, the conditions for moving from the first stable state to the second stable state are:
Ｖ ＩＮ ＞ Ｖ ＩＩ ２
で、逆に第２の安定状態から第１の安定状態に移すため
の条件は。V IN > VII 2 , and conversely, the condition for moving from the second stable state to the first stable state is.
ｖ、Ｎ＜Ｖｌ１２′
となる。すなわち、この回路は第２図に示すようなヒス
テリシス特性を持つ。v, N<Vl12'. That is, this circuit has hysteresis characteristics as shown in FIG.
しかし、このような従来のシュミットトリガ回路はヒス
テリシス効果を持つが、電圧出方しが得られす、また、
ヒステリシス作動値すなわち、１つの安定状態から他の
安定状態に移るための入力の閾値は電源電圧ｖＣｃに依
存するという欠点があった。However, although such a conventional Schmitt trigger circuit has a hysteresis effect, it can provide a voltage output, and
The disadvantage was that the hysteresis activation value, ie the input threshold for moving from one stable state to another, depended on the supply voltage vCc.
本発明は、このような従来の欠点を除去し、ヒステリシ
ス作動値が電圧ではなく電流によって決
５るため作動値の電源電圧依存性が小さく、定電流出力
を得ることができるヒステリシス回路を提供する。The present invention eliminates these conventional drawbacks and allows the hysteresis activation value to be determined by current rather than voltage.
Therefore, the present invention provides a hysteresis circuit in which the dependence of the operating value on the power supply voltage is small and can obtain a constant current output.
本発明は、エミッタが共通に接続された第１と第２のト
ランジスタと、前記第１のトランジスタのコレクタと前
記第２のトランジスタのベースに一端が接続されたダイ
オードと、ベースは前記ダイオードの他端に接続された
第３のトランジスタと、前記第３のトランジスタのエミ
ッタと前記第２のトランジスタのコレクタ間に接続され
た第１の抵抗と、一方の電源と前記第３のトランジスタ
のベース間に接続された定電流源と、他方の電源と前記
第１と第２のトランジスタの共通エミソク間に接続され
た第２の抵抗とを具備し、前記第１のトランジスタのベ
ースに加えられる入力電圧に対して、前記第３のトラン
ジスタのコレクンより定電流を出力することを特徴とす
るヒステリシス回路である。The present invention includes first and second transistors whose emitters are commonly connected, a diode whose one end is connected to the collector of the first transistor and the base of the second transistor, and whose base is other than the diode. a third transistor connected to one end of the transistor; a first resistor connected between the emitter of the third transistor and the collector of the second transistor; and a first resistor connected between one power source and the base of the third transistor. and a second resistor connected between the other power source and a common emitter of the first and second transistors, the input voltage being applied to the base of the first transistor. On the other hand, this is a hysteresis circuit characterized in that a constant current is output from the collector of the third transistor.
次に本発明の実施例を図面を参照して説明する。 Next, embodiments of the present invention will be described with reference to the drawings.
第３図は本発明のヒステリシス回路の実施例である。Ｎ
ＰＮ）ランジスタＱ１のベースに入力電圧■１Ｎが印加
され、コレクタはＮＰＮ）ランジスタＱ２のベースとダ
イオードＤ１のカソードに接続されている。前記ＮＰＮ
ｌ−ランジスタＱ１とＱ２のエミッタは共通に一端が
接地された抵抗Ｒ２の他端に接続されている。そして、
前記ダイオードＤ１のアノードはＮＰＮ）ランジスタＱ
３のベースと一端が電源ＶＣＣに接続された定電流源■
。FIG. 3 shows an embodiment of the hysteresis circuit of the present invention. N
An input voltage 1N is applied to the base of the NPN transistor Q1, and the collector is connected to the base of the NPN transistor Q2 and the cathode of the diode D1. Said NPN
The emitters of the l-transistors Q1 and Q2 are commonly connected to the other end of a resistor R2 whose one end is grounded. and,
The anode of the diode D1 is an NPN) transistor Q.
Constant current source with the base of 3 and one end connected to the power supply VCC■
.
の他端に接続されている。ＮＰＮ）ランジスタＱ３のエ
ミッタは抵抗Ｒ１の一端に接続され前記抵抗Ｒ−の他端
はトランジスタＱ２のコレクタに接続されている。そし
て、出力の電流■ユはトランジスタＱ３のコレクタに流
れ込む形で得られる。connected to the other end. The emitter of the transistor Q3 (NPN) is connected to one end of the resistor R1, and the other end of the resistor R- is connected to the collector of the transistor Q2. The output current I is obtained by flowing into the collector of the transistor Q3.
トランジスタＱ２とＱ３１抵抗Ｒ１およびダイオードＤ
Ｉはいわゆるカレントミラー回路であって。Transistor Q2 and Q31 Resistor R1 and Diode D
I is a so-called current mirror circuit.
後述するように出力電流Ｉつを−・定にする回路である
。As will be described later, this is a circuit that makes the output current I constant.
本実施例において、トランジスタＱ１とＱ２はエミツタ
が共通に接続されているので、トランジスタＱ１のベー
ス電圧すなわち入力電圧■１ＮがトランジスタＱ２のベ
ース電圧Ｖ ｅ （Ｑ ２ ）と比較して、ｖＩＮ＞
ｖＩｌ （Ｑ２）のときトランジスタＱ１がオフ テＱ
２がオフし、 Ｖ 、、、 ＜ Ｖ ｓ （Ｑ
２ ）のときＱｌがオフでＱ２がオンする。今、Ｖ、Ｎ
＜Ｖ １ｌ（Ｑ ２ ）であってトランジスタＱ１がオ
フでＱ２がオンしていると仮定する。このときトランジ
スタＱ２は飽和状態にあるとすれば、トランジスタＱ２
のコレクタ・エミッタ間電圧はほぼ零ボルトであり、ト
ランジスタＱ２のコレクタとエミッタの電位はほぼ等し
くなる。従って、トランジスタＱ２とＱ３のそれぞれの
ベース・エミッタ間電圧を■６゜（Ｑ２）、Ｖｅ ＊
（Ｑ３）とし、ダイオードＤ１の順方向電圧降、下を
Ｖｏ＋とすれば。In this embodiment, since the emitters of transistors Q1 and Q2 are commonly connected, the base voltage of transistor Q1, that is, the input voltage ■1N is compared with the base voltage Ve (Q 2 ) of transistor Q2, and vIN>
When vIl (Q2), transistor Q1 is off.
2 turns off, and V , , < V s (Q
2), Ql is off and Q2 is on. Now, V, N
Assume that <V 1l(Q 2 ) and transistor Q1 is off and Q2 is on. At this time, if transistor Q2 is in a saturated state, transistor Q2
The collector-emitter voltage of Q2 is approximately zero volts, and the potentials of the collector and emitter of transistor Q2 are approximately equal. Therefore, the voltage between the base and emitter of transistors Q2 and Q3 is 6° (Q2), Ve *
(Q3), and if the forward voltage drop of diode D1 is Vo+.
トランジスタＱ３のベース電位Ｖ ＊ （Ｑ ３ ）
はＶ、Ｉ〜Ｒ＋Ｉｃ、ＪＴとなる抵抗Ｒ１に対してエミ
ッタの電位よりもベース・エミッタ間電圧■、。Base potential V * (Q 3 ) of transistor Q3
is V, I~R+Ic, and the base-emitter voltage (■) is lower than the emitter potential for the resistor R1 that becomes JT.
（Ｑ３）分だけ高くなる。すなわち、トランジス１
りＱ２がオンしているときトランジスタ。It will be more expensive by (Q3). That is, transistor 1
transistor when Q2 is on.
３もオン状態であって、出力電流ｌつはトランジスタＱ
３．抵抗Ｒ＋、）ランジスタＱ２及びＲ２を流れ、定
電流ＩＣはトランジスタＱ２とＱ３のベースを介して抵
抗Ｒ２に流れる。この状態において。3 is also in the on state, and the output current l is the transistor Q.
3. A constant current IC flows through the resistors R+, ) through the transistors Q2 and R2, and the constant current IC flows through the resistor R2 through the bases of the transistors Q2 and Q3. In this state.
抵抗Ｒ２に流れる電流はＩ Ｃ＋Ｉ ０ＩＪＴであるが
らトランジスタＱ２のベースの電位Ｖ＠（Ｑ２）は、第
１の閾値Ｖｔｈ＋として。The current flowing through the resistor R2 is I C+I 0 IJT, while the base potential V@(Q2) of the transistor Q2 is the first threshold value Vth+.
Ｖｔｈ＋ ＝■＋＋ ｓ （Ｑ２） ＋Ｒ２（１（＋
Ｉａｒ＋）・・・・・＋１１
となる。また、トランジスタＱ２．Ｑ３．抵抗Ｒ＋、及
びダイオードＤ＋のカレントミラー回路の閉ループにお
いてキルヒホッフの電圧側を適用すれば、トランジスタ
Ｑ２が飽和しているので。Vth+ =■++ s (Q2) +R2(1(+
Iar+)...+11. Also, transistor Q2. Q3. If Kirchhoff's voltage side is applied in the closed loop of the current mirror circuit of resistor R+ and diode D+, transistor Q2 is saturated.
Ｖｌｌｌ （Ｑ ２ ） ＋ Ｖ ｏ ＋”Ｖｓ ＠
（Ｑ３） ＋ＲＩ ｌ０ＵＴ・ ・ ・ ・ ・（
２）
が成立する。これにより、出力電流■ッは。Vllll (Q 2 ) + Vo +”Vs @
(Q3) +RI l0UT・ ・ ・ ・ ・(
2) holds true. This causes the output current to increase.
１ｏｕｖ” （Ｖｓ ｍ （Ｑ２） ＋ＶＤ ＋
、Ｖｓ ｍ （Ｑ３．） ）／Ｒ＋ ・・・・・・
・・・・・・・（３）となり、抵抗Ｒ１を適当に定めれ
ば、出方電源 式ＩＯ１，ｒは定電流
となる。（１）式はトランジスタＱ＋がオフでトランジ
スタＱ２とＱ３がオンとなる状態にする闇値となる。ず
なわぢ、トランジスタＱ−のベースに与えられる入力電
圧ｖ、ＮがＶ 、Ｎ＜ Ｖ ｔｈ ＋ ＝ Ｖ ＠ ａ
（Ｑ ２ ）→−Ｒ２（１（＋ ｌ０ＩＪＩ）である
場合に、トランジスタＱ１がオフでトランジスタＱ２と
Ｑ３がオンとなる。 、次に入力電圧ｖ、Ｎがトラン
ジスタＱ２のベース電位Ｖ ＠（Ｑ ２ ）と比較して
、Ｖｉ＋、＞Ｖ、ｌ （Ｑ２）であって、トランジス
タＱ１がオンでＱ２がオフしていると仮定する。このと
き、当然トランジスタＱ３はオフ状態であって出力電流
１゜ＬＩＴは流れず零である。従って９定電流ＩＣはト
ランジスタＱ２．Ｑ３のベース端子に流れこまず、ダイ
オードＤ１を介して、トランジスタＱ１に流れ抵抗Ｒ２
に流れることになる。このとき、トランジスタＱ１はす
でに飽和状態にあり、トランジスタＱ＋のコレクタ・エ
ミッタ間の電圧はほぼ零となる。1ouv” (Vs m (Q2) +VD +
, Vs m (Q3.) )/R+ ...
(3) If the resistance R1 is set appropriately, the output power source formula IO1,r becomes a constant current. Equation (1) is a dark value that causes transistor Q+ to be off and transistors Q2 and Q3 to be on. Zunawaji, the input voltage v, N applied to the base of transistor Q- is V, N< V th + = V @ a
(Q 2 )→−R2(1(+l0IJI)), transistor Q1 is off and transistors Q2 and Q3 are on. Then, the input voltage v, N is the base potential of transistor Q2 V @ (Q 2), it is assumed that Vi+,>V,l (Q2) and transistor Q1 is on and Q2 is off.At this time, naturally transistor Q3 is off and the output current 1゜LIT does not flow and is zero. Therefore, the 9 constant current IC does not flow into the base terminals of transistors Q2 and Q3, but flows into transistor Q1 via diode D1 and into resistor R2.
It will flow to At this time, the transistor Q1 is already in a saturated state, and the voltage between the collector and emitter of the transistor Q+ becomes almost zero.
すなわち、トランジスタＱ２のベース電位Ｖ。That is, the base potential V of the transistor Q2.
（Ｑ２）は。(Q2).
■、（Ｑ２）−Ｒ２■ｏ ・・・・・・（４）となる。■, (Q2)-R2■o... (4).
このとき、トランジスタＱ２のベースとエミッタの電位
はほぼ等しいのでトランジスタＱ２はオフとなり、トラ
ンジスタＱ３もオフとなる。トランジスタＱ２のベース
の電位が（４）式で与えられているときに、オンしてい
るトランジスタＱ１をオフにするための入力電圧Ｖ Ｉ
Ｎに対する第２の閾値Ｖｔｈ２は、トランジスタＱ１の
エミッタ端子Ｑ１の電位Ｒ２ＩＣ９）ランジスタＱ＋の
ベースエミッタ間電圧降下Ｖ ｅ ｓ （Ｑ ＋ ）
を加ｔて。At this time, the base and emitter potentials of the transistor Q2 are approximately equal, so the transistor Q2 is turned off, and the transistor Q3 is also turned off. When the potential of the base of transistor Q2 is given by equation (4), input voltage V I to turn off transistor Q1 that is on
The second threshold Vth2 for N is the potential R2IC9) of the emitter terminal Q1 of the transistor Q1, and the base-emitter voltage drop V e s (Q + ) of the transistor Q+.
Add.
Ｖｔｈ２＝Ｖｓ ｓ （Ｑｌ） Ｒ２１ｃ・・・・＋
５）となる。定電流ＩＣはＱｌに対してコレクタ電流。Vth2=Vs s (Ql) R21c...+
5). Constant current IC has collector current with respect to Ql.
Ｑ２に対してベース電流となるのでＶｌ！（Ｑｌ）＜Ｖ
ｌｌｌ（Ｑ２）となりこの第２の閾値ｖｔｈは前記第２
の闇値よりも低い値となる。Since it becomes a base current for Q2, Vl! (Ql)<V
lll(Q2), and this second threshold value vth is the second threshold value vth.
The value is lower than the darkness value of .
このように１本実施例の回路は、トランジスタＱ＋がオ
フでＱ２とＱ３がオンである第１．の安定状態と、トラ
ンジスタＱ１がオンでＱ２とＱ３がオフである第２の安
定状態がある。入力電圧■、Ｎに対する出力電流１゜Ｌ
ＩＴは第６図（ａ）を示すようにヒスヂリシス特性を示
す。このように定電流出力が得られるが勿、ｉ！ｉＱ］
のコレクターＶｒＬ間に抵抗ＲＬを接ぎ定電圧出力とす
ることも可能である。As described above, the circuit of this embodiment has a first transistor in which transistor Q+ is off and transistors Q2 and Q3 are on. and a second stable state in which transistor Q1 is on and Q2 and Q3 are off. Output current 1゜L for input voltage ■, N
IT exhibits hysteresis characteristics as shown in FIG. 6(a). In this way, a constant current output can be obtained, but of course, i! iQ]
It is also possible to connect a resistor RL between the collector VrL and output a constant voltage.
この時のヒステリシス特性は第４図［ｂｌとなる。また
出力電流（■ｏ、１．）が高電流■。いから低電流に変
化させるための入力電圧■１．１の閾値はＶｔｈｌ−Ｖ
ｌｌｓ （Ｑ２）＋ＲＣ（ＩＣｚ、、、、）であり２逆
に、出力電流が低電流から高電流Ｉ。、、、、に変化さ
せるだめの入力電圧Ｖ、１．の閾値ばｖｔｈ・−■Ｂ６
（Ｑｌ） ＋Ｒｐ Ｉ （であるので、これらの闇値は
定電流■。とＩ。ＬＩＴによって決る値である。従って
。The hysteresis characteristic at this time is shown in FIG. 4 [bl]. Also, the output current (■o, 1.) is high current ■. The threshold value of input voltage ■1.1 for changing from current to low current is Vthl-V
lls (Q2) + RC (ICz, , , ) 2 Conversely, the output current changes from low current to high current I. The input voltage V to be changed to , , , 1. The threshold value of vth・−■B6
(Ql) +Rp I (So, these dark values are values determined by the constant current ■. and I.LIT. Therefore.
本実施例のヒステリシス回路は従来のシュミット回路と
異なり、ヒステリシス作動値が電流によって決り、電源
電圧ＶＣＣの依存性が少なくなる。The hysteresis circuit of this embodiment is different from the conventional Schmitt circuit in that the hysteresis operating value is determined by the current, and the dependence on the power supply voltage VCC is reduced.
以上説明したように１本発明のヒステリシス回路は、定
電流源■。とトランジスタＱ２のコレクタ、Ｑ３のエミ
’７タ間に接続された抵抗に流れる電流は一定であるこ
とを利用して、ヒステリシス作動値が電流によって決り
電源電圧の依存性が少′ なくしかも出
力電流が一定となるという効果があAs explained above, the hysteresis circuit of the present invention is a constant current source ■. Taking advantage of the fact that the current flowing through the resistor connected between the collector of transistor Q2 and the emitter of transistor Q3 is constant, the hysteresis operation value is determined by the current, and there is little dependence on the power supply voltage, and the output current The effect is that
第１図は従来のシュミットトリガ回路の回路図。
第２図は第１図の回路のヒステリシス特性図、第３図は
本発明の一実施例の回路図、第４図（ａｌ、 （ｂｌは
それぞれ上記実施例のヒステリシス特性図である。
Ｑｌ、Ｑ２．Ｑ３・・・トランジスタ。
］）＋ ・ ・ ・ダイオード、 Ｒ１，Ｒ
２・ ・ ・抵抗。
第１図
第２図
第３図
第４図
（ａ） ＜ｂ）FIG. 1 is a circuit diagram of a conventional Schmitt trigger circuit. FIG. 2 is a hysteresis characteristic diagram of the circuit shown in FIG. 1, FIG. 3 is a circuit diagram of an embodiment of the present invention, and FIG. 4 (al and (bl) are hysteresis characteristic diagrams of the above embodiment, respectively. Q2.Q3...Transistor. ])+ ・ ・ ・Diode, R1, R
2. ・Resistance. Figure 1 Figure 2 Figure 3 Figure 4 (a) <b)
Claims (1)
と、前記第１のトランジスタのコレクタと前記第２のト
ランジスタのベースに一端が接続されたダイオードと、
ベースは前記ダイオードの他端に接続された第３のトラ
ンジスタと、前記第３のトランジスタのエミッタと前記
第２のトランジスタのコレクタ間に接続された第１の抵
抗と、一方の電源と前記第３のトランジスタのベース間
に接続された定電流源と、他方の電源と前記第１と第２
のトランジスタの共通エミッタ間に接続された第２の抵
抗とを具備し、前記第１のトランジスタのベースに加え
られる入力電圧に対して、前記第３のトランジスタのコ
レクタより定電流を出力することを特徴とするヒステリ
シス回路。first and second transistors whose emitters are commonly connected; a diode whose one end is connected to the collector of the first transistor and the base of the second transistor;
The base includes a third transistor connected to the other end of the diode, a first resistor connected between the emitter of the third transistor and the collector of the second transistor, one power supply and the third transistor. a constant current source connected between the bases of the transistors, the other power source and the first and second transistors;
a second resistor connected between the common emitters of the third transistor, and outputs a constant current from the collector of the third transistor in response to an input voltage applied to the base of the first transistor. Features a hysteresis circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59130441A JPS619010A (en) | 1984-06-25 | 1984-06-25 | Hysteresis circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59130441A JPS619010A (en) | 1984-06-25 | 1984-06-25 | Hysteresis circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS619010A true JPS619010A (en) | 1986-01-16 |
| JPH0316042B2 JPH0316042B2 (en) | 1991-03-04 |
Family
ID=15034315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59130441A Granted JPS619010A (en) | 1984-06-25 | 1984-06-25 | Hysteresis circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS619010A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01243978A (en) * | 1988-03-24 | 1989-09-28 | Kowa Kogyo:Kk | Nozzle for expansion forming of food material and process for expansion-forming of food material using said nozzle |
-
1984
- 1984-06-25 JP JP59130441A patent/JPS619010A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01243978A (en) * | 1988-03-24 | 1989-09-28 | Kowa Kogyo:Kk | Nozzle for expansion forming of food material and process for expansion-forming of food material using said nozzle |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0316042B2 (en) | 1991-03-04 |
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