JPS6189602A - Voltage non-linear resistance element - Google Patents

Voltage non-linear resistance element

Info

Publication number
JPS6189602A
JPS6189602A JP59211916A JP21191684A JPS6189602A JP S6189602 A JPS6189602 A JP S6189602A JP 59211916 A JP59211916 A JP 59211916A JP 21191684 A JP21191684 A JP 21191684A JP S6189602 A JPS6189602 A JP S6189602A
Authority
JP
Japan
Prior art keywords
electrode
ceramic body
voltage
semiconductor ceramic
ohmic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59211916A
Other languages
Japanese (ja)
Inventor
清 岩井
治文 万代
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP59211916A priority Critical patent/JPS6189602A/en
Publication of JPS6189602A publication Critical patent/JPS6189602A/en
Pending legal-status Critical Current

Links

Landscapes

  • Thermistors And Varistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 (産業上の利用分野) この発明は電圧非直線抵抗素子に関し、特に酸化すず系
を主体としたバリ□スタのような電圧非直線抵抗素子に
関する。
DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a voltage non-linear resistance element, and particularly to a voltage non-linear resistance element such as a varistor mainly made of tin oxide.

(′従来技術) 従莱より電圧非直線抵抗特性を有する半導体セラミック
を利用してバリスタを構成することがよく知られている
。この種の半導体セラミックとしては、酸化すず(Sn
O2)系のものが多用されている。
('Prior Art) It is well known that a varistor is constructed using a semiconductor ceramic having voltage non-linear resistance characteristics. As this type of semiconductor ceramic, tin oxide (Sn
O2) type products are often used.

第1図はこの発明の背景となる酸化すず系を主体とした
半導体セラミックを用いたチップ形ハリ長夕の一例を示
す図である。チップ形バリスタ10は、酸化すずを主□
体とした半導体のセラミック体12を含む。セラミック
体12の両主面には、それぞれ、電極14が形成される
。これら電[兎14は、たとえば、銀、亜鉛或いは銅な
どの電極ペーストを印刷塗布し、それを焼き付けること
によって形成される。
FIG. 1 is a diagram illustrating an example of a chip-shaped firmware using a semiconductor ceramic mainly based on tin oxide, which is the background of the present invention. The chip type varistor 10 is mainly made of tin oxide.
It includes a semiconductor ceramic body 12 as a body. Electrodes 14 are formed on both main surfaces of the ceramic body 12, respectively. These electrodes 14 are formed, for example, by printing and applying an electrode paste of silver, zinc, or copper, and then baking it.

(発明が解決しようとする問題点) 上述のようなバリスタにおいて、V−I特性を評価して
みると特性のばらつきが大きく、また電極14にリード
線をはんだ付けしだ後再び測定すると”しきい値電圧V
、mAが約−10〜30%変化していた。これらの原因
は、セラミック体12に電極14を印刷し焼き(=Jけ
る際に、第2図に示すように、セラミック体12と電極
14との界面にバリアvrが生じたためである。これら
バリアV’ rは、セラミック体12によって形成され
ろハ11スタVRと同じく電圧非直線性を示すが、その
非直線係数は、そのセラミック体の有する特性に比較し
て劣っている。このため、このような半導Gトセラミノ
ク体に電極を形成した場合、全体としての非直線係数1
よ小さくなる。バリアvrが存在したままでは、全体と
してのバリスタ特性のばらつきが大きく、しかもしきい
値電圧がリード線を取り付ける加工の前後にわたって大
きく変化してしまう。
(Problems to be Solved by the Invention) When evaluating the V-I characteristics of the above-mentioned varistor, it was found that there were large variations in the characteristics, and when measured again after soldering the lead wire to the electrode 14, Threshold voltage V
, mA changed by about -10 to 30%. This is because when printing and baking the electrode 14 on the ceramic body 12, a barrier vr was created at the interface between the ceramic body 12 and the electrode 14, as shown in FIG. V' r is formed by the ceramic body 12 and exhibits voltage nonlinearity like the star VR, but its nonlinear coefficient is inferior to the characteristics of the ceramic body. When an electrode is formed on a semiconductor G toceraminok body like this, the overall nonlinear coefficient is 1
It gets smaller. If the barrier vr remains present, the varistor characteristics as a whole will vary widely, and the threshold voltage will change significantly before and after the processing for attaching the lead wires.

このほか、/8射法、真空莱着法、スパッタリング法、
無電解メッキ法などによって非オーム性の電極を形成し
た場合にも同様なことが起こる。さらに内部電極を構成
する溶融金属を半導体セラミック体に注入し、固化した
積層タイプのバリスタについてもしかりである。
In addition, /8 method, vacuum deposition method, sputtering method,
A similar problem occurs when non-ohmic electrodes are formed by electroless plating or the like. Furthermore, the same applies to a laminated type varistor in which molten metal constituting the internal electrode is injected into a semiconductor ceramic body and solidified.

上述のようなバリアvrの影響を避けるために半導体セ
ラミック体との界面でバリアを生じない、いわゆるオー
ム性電極を形成することが考えられる。このようなオー
ム性電極は、一般に、オーム性電極層とその上に形成さ
れたたとえば銀電極層との2層構造である。しかしなが
ら、オーム性電極ははんだ付けし乙こくく、しかも吸湿
によりその特性がばらつくなど耐湿性がよくないという
欠点がある。そのため、上述のように、オーム1生電極
の上に、はんだ付性や耐湿性のすくれた祝電極を形成す
ることが試みられているが、この方法では、高価になる
ばかりでなく、加工性もよくないなどの問題点がある。
In order to avoid the influence of the barrier vr as described above, it is conceivable to form a so-called ohmic electrode that does not create a barrier at the interface with the semiconductor ceramic body. Such an ohmic electrode generally has a two-layer structure including an ohmic electrode layer and, for example, a silver electrode layer formed thereon. However, ohmic electrodes have the disadvantage that they are difficult to solder and have poor moisture resistance, such as their characteristics varying due to moisture absorption. Therefore, as mentioned above, attempts have been made to form a thin solderable and moisture-resistant electrode on top of the Ohm 1 raw electrode, but this method is not only expensive but also difficult to process. There are problems such as poor sex.

さらに、従来のオーム性電極は2層構造であるため、さ
らに、オーム性電極層と金属電極層との位置ずれを生じ
ないように、正確に形成しなければならない。これは、
もし2つの層に位置的なずれが生じると特性のばらつき
を一層助長することになるからである。したがって、従
来の構造のオーム性電極では、精度よく加工するために
工程が煩雑になるという別の問題点もある。
Furthermore, since the conventional ohmic electrode has a two-layer structure, the ohmic electrode layer and the metal electrode layer must be formed accurately to avoid misalignment. this is,
This is because if a positional shift occurs between the two layers, variations in characteristics will be further aggravated. Therefore, another problem with the ohmic electrode of the conventional structure is that the process becomes complicated in order to process it with high precision.

それゆえに、この発明の目的は、より簡単かつ安価にし
て、バリアの影響を回避できる、酸化ずず系を主体とし
た電圧非直線抵抗素子を提供することである。
Therefore, an object of the present invention is to provide a voltage nonlinear resistance element mainly based on tin oxide, which is simpler and cheaper and can avoid the influence of barriers.

(問題点を解決するための手段) この発明は、酸化すず系を主体とした電圧非直線抵抗特
性を有する半導体セラミックに非オーム1生の金属電極
を形成した後、たとえばパルス電圧を印加するなどして
、金属電極と半導体セラミックとの界面に形成されたバ
リアを破壊することによって、その金属電極をオーム性
あるいはオーム性に近い性質を示す電極として形成した
、電圧非直線抵抗素子である。
(Means for Solving the Problems) This invention involves forming a non-ohmic metal electrode on a semiconductor ceramic mainly made of tin oxide and having voltage non-linear resistance characteristics, and then applying a pulse voltage to the semiconductor ceramic. This is a voltage nonlinear resistance element in which the metal electrode is formed as an electrode exhibiting ohmic or nearly ohmic properties by destroying the barrier formed at the interface between the metal electrode and the semiconductor ceramic.

(発明の効果) この発明によれば、電極を形成する際に半導体セラミッ
ク体とその電極の界面とに形成されるバリアを電気的に
強制的に破壊するようにしたので、通當の非オーム性の
金属電極であってもその電極がオーム性あるいはオーム
性に近いものとなり、したがって、得られた電圧非直線
抵抗素子は、たとえばその後リード線を取り付けるなど
の加工が施されても、安定な特性を維持することができ
る。
(Effects of the Invention) According to the present invention, when forming an electrode, the barrier formed between the semiconductor ceramic body and the electrode is electrically forcibly destroyed. Even if the metal electrode is ohmic, the electrode will be ohmic or nearly ohmic. Therefore, the obtained voltage nonlinear resistance element will remain stable even after subsequent processing, such as attaching lead wires. Characteristics can be maintained.

この発明の上述の目的、その他の目的、特徴および利点
は図面を参照して行なう以下の詳RIIな説明から一層
明らかとなろう。
The above objects, other objects, features and advantages of the present invention will become more apparent from the following detailed description with reference to the drawings.

(実施例) 第1図と同しような半導体セラミック体12を準備する
。このセラミック体12は酸化ずず系を主体とした電圧
非直線抵抗特性を有する半導体セラミックである。そし
て、そのセラミック体12に銀、銅或いは亜鉛などの電
極ペーストを印刷し焼き付けて焼付電極14(第1図)
を形成する。
(Example) A semiconductor ceramic body 12 similar to that shown in FIG. 1 is prepared. This ceramic body 12 is a semiconductor ceramic mainly composed of tin oxide and having voltage nonlinear resistance characteristics. Then, an electrode paste of silver, copper, or zinc is printed on the ceramic body 12 and baked to form a baked electrode 14 (Fig. 1).
form.

その後、適当なパルス電圧を、電極14に、正負両方向
に1回ないし複数回印加する。このときの電流密度は、
バリアvr(第2図)を破壊できるに充分な密度であっ
てセラミック体12それ自体を破壊しない大きさに選ば
れる。本件発明者等が実験したところによれば、成る材
料およびザイズでは、たとえば電流密度がIA/cII
!以下ではバリアを破壊できず、また100A/a+1
以上てはセラミ’)り体そのものの固有の電圧非直線抵
抗持凹が失われてしまった。
Thereafter, an appropriate pulse voltage is applied to the electrode 14 once or multiple times in both the positive and negative directions. The current density at this time is
It is chosen to have a density sufficient to destroy the barrier vr (FIG. 2) and a size that does not destroy the ceramic body 12 itself. According to experiments conducted by the inventors of the present invention, the current density is IA/cII for the material and size.
! The barrier cannot be destroyed below 100A/a+1
In this case, the inherent voltage nonlinear resistance of the ceramic body itself has been lost.

その後電極1・1にリード線をはんだ付けする。After that, lead wires are soldered to electrodes 1.1.

このようにして、酸化ずず系を主体とする半導体セラミ
ックを用いた電圧非直線抵抗素子たとえばバリスタが完
成される。
In this way, a voltage nonlinear resistance element such as a varistor using a semiconductor ceramic mainly composed of tin oxide is completed.

なお、電極14ば焼付のほか、溶射法、真空蒸着法、ス
パッタリング法、無電解メッキ法で形成されたものでも
よく、この発明は、酸化すず系を主体とする半導体セラ
ミック体12と電極14との間にバリアvrが形成され
るようなすべての構造のバリスタに適用される。
In addition to baking, the electrode 14 may be formed by a thermal spraying method, a vacuum evaporation method, a sputtering method, or an electroless plating method. This applies to all types of varistors in which a barrier vr is formed between them.

尖且桝土 酸化すず(Sn02)と半導体化剤(In203 、S
b203 、Ta205 、’Nb2.05など)およ
び微量の焼結助剤とからなるかつ直径10mm、肉厚0
.5mmの半導体セラミック体の両主面に、はんだ付性
、耐湿性のすぐれた非オーム性の銀ペーストを塗布し、
焼付けて銀電極を−1−形成する。このような試料を1
00個作成した。このうち50個についてはそのままv
mI特性などの電気的特性を測定した後、電極にはんだ
付けによりリード線を取り付け、その後再び電気的特性
を測定した。残りの50個については、8×20μse
cの波形で波高値200Vのパルス電圧を印加した後、
v−r特性などの電気的特性を測定し、さらにはんだ付
けでリート線をつけた後、再び電気的特性を測定した。
Tin oxide (Sn02) and semiconducting agent (In203, S
b203, Ta205, 'Nb2.05, etc.) and a trace amount of sintering aid, and has a diameter of 10 mm and a wall thickness of 0.
.. A non-ohmic silver paste with excellent solderability and moisture resistance is applied to both main surfaces of a 5mm semiconductor ceramic body.
Baking is performed to form a silver electrode. 1 such sample
00 pieces were created. 50 of these remain as they are.
After measuring electrical characteristics such as mI characteristics, lead wires were attached to the electrodes by soldering, and then the electrical characteristics were measured again. For the remaining 50 pieces, 8 x 20μse
After applying a pulse voltage with a waveform of c and a peak value of 200V,
Electrical characteristics such as v-r characteristics were measured, and after attaching a Riet wire by soldering, the electrical characteristics were measured again.

その結果か表1および表2に示される。表1および表2
のV、 mA、αは各V−1特性から求められたもので
あり、■。
The results are shown in Tables 1 and 2. Table 1 and Table 2
V, mA, and α are obtained from each V-1 characteristic, and ■.

mAは試料に1mAの直流電流を流したときの両端電圧
(しきい値)である。表1ははんだ付は前を、そして表
2ははんだ付は後を、それぞれ表している。表中におい
て、σはばらつきを示し、さらに、αは電流が10mA
のときの電圧および1mAのときの電圧から求められる
非直線係数である。
mA is the voltage across the sample (threshold) when a direct current of 1 mA is passed through the sample. Table 1 shows the soldering before, and Table 2 shows the after soldering. In the table, σ indicates the variation, and α indicates the current of 10 mA.
This is a nonlinear coefficient determined from the voltage at 1 mA and the voltage at 1 mA.

(以下余白) 表 1 (はんだ付は前) 表 2(はんだ付は後) 表1および表2から明らかなように、パルスを印加して
バリアvr(第2図)を強制的に破壊させることによっ
て、はんだ付は前後でのしきい値電圧や非直線係数のば
らつきを大幅に小さくすることができ、安定した特性の
電圧非直線゛抵抗詣子(たとえばバリスタ)を得ること
ができる。
(Leaving space below) Table 1 (Soldering before) Table 2 (Soldering after) As is clear from Tables 1 and 2, apply a pulse to forcibly destroy the barrier VR (Figure 2). By soldering, it is possible to significantly reduce variations in the threshold voltage and non-linear coefficient before and after soldering, and it is possible to obtain a voltage non-linear resistance device (for example, a varistor) with stable characteristics.

爽廠皿l この実施例では、この発明が第3図に示すリング形バリ
スタ20に適用される。ここで、第3図を参照してリン
グ形バリスタ20について簡単に説明する。
In this embodiment, the present invention is applied to a ring-shaped varistor 20 shown in FIG. Here, the ring-shaped varistor 20 will be briefly explained with reference to FIG.

リング形バリスタ20は平板ドーナツ状のリング形半導
体セラミック体22を含み、このセラミック体22の一
方主面上に・は、たとえば銀などによって、3つの分割
電極24が形成される。
The ring-shaped varistor 20 includes a flat donut-shaped ring-shaped semiconductor ceramic body 22, and on one main surface of the ceramic body 22, three divided electrodes 24 are formed of, for example, silver.

そして、実施例1と同じ組成で外径11mm。It had the same composition as Example 1 and an outer diameter of 11 mm.

内径7.Omm、肉厚1.9mmのリング状の半導体セ
ラミック体に第1図のような3つの分割電極を形成する
。この電極は、はんだ付性、耐湿性のすぐれた非オーム
性の銀ペーストを塗布し、焼伺りてi′ν電1紮として
形成する。このような試料を+ OO(II作成した。
Inner diameter 7. Three divided electrodes as shown in FIG. 1 are formed on a ring-shaped semiconductor ceramic body with a thickness of 1.9 mm and a thickness of 1.9 mm. This electrode is formed by applying a non-ohmic silver paste with excellent solderability and moisture resistance and burning it to form an i'v electrode. Such a sample was prepared as +OO(II).

このうぢ50個についてはそのまま電気的特性を測定し
た後、電極にはんだ付げによりリード線を取り付け、そ
の後再び電気的特性を測定した。残りの50個について
は、8×20 lI S e cの波形て波高値200
■のパルス電圧を印加した後、電気的特性を測定し、さ
らにはんだ付けでリート線をつけた後、再び電気的特性
を測定した。その結果が表3および表4に示される。
After measuring the electrical characteristics of these 50 pieces as they were, lead wires were attached to the electrodes by soldering, and then the electrical characteristics were measured again. For the remaining 50 pieces, the waveform is 8 x 20 lI S e c and the peak value is 200.
After applying the pulse voltage (2), the electrical characteristics were measured, and after attaching a Riet wire by soldering, the electrical characteristics were measured again. The results are shown in Tables 3 and 4.

表 3 (はんだ付は前) 表 4 (はんだ付は後) この表3および表4からも、先の実施例1と同しように
、バリアが破壊され、しきい値電圧や非直線係数のばら
つきが少なくなることがわかる。
Table 3 (Soldering is done before) Table 4 (Soldering is done after) Tables 3 and 4 show that, as in Example 1, the barrier is destroyed and the threshold voltage and nonlinear coefficient vary. It can be seen that the amount decreases.

なお、上述の実施例では、いずれも、半導体セラミック
体に電極を形成した後にたとえばパルス電圧を印加する
ようにした。しかしながら、電極を形成しさらにリード
線を取り付けた後そのリード線間にたとえばパルス電圧
を印加してもよいことはもちろんである。
In each of the above embodiments, for example, a pulse voltage was applied after the electrodes were formed on the semiconductor ceramic body. However, it goes without saying that after forming the electrodes and attaching the lead wires, for example, a pulse voltage may be applied between the lead wires.

さらに、上述の各実施例でしょ、セラミック体120両
面に電極を形成したチップ形バリスタ10およびセラミ
’7り体2,2の表面に分割電極24を形成したリング
形バリスタ20について説明したか、この発明は、さら
に第4図および第5図に示すような構造のバリスタにつ
いても同様に適用できるものである。
Furthermore, in each of the above embodiments, the chip type varistor 10 with electrodes formed on both sides of the ceramic body 120 and the ring type varistor 20 with divided electrodes 24 formed on the surfaces of the ceramic bodies 2, 2 have been explained. The invention is also applicable to varistors having structures as shown in FIGS. 4 and 5.

第4図の例は酸化すず系を主体とする半導体セラミック
体12の両面に電極14を形成し、さらにセラミック体
12の中に中間電極16を形成したものである。また、
第5図の例は積層型バリスタと称されるもので、内部電
極18を形成し、酸化ずず系を生体とする半導体セラミ
ック体12の側面の電極14と電気接続させたものであ
る。
In the example shown in FIG. 4, electrodes 14 are formed on both sides of a semiconductor ceramic body 12 mainly made of tin oxide, and an intermediate electrode 16 is further formed inside the ceramic body 12. Also,
The example shown in FIG. 5 is called a multilayer varistor, in which an internal electrode 18 is formed and electrically connected to an electrode 14 on the side surface of a semiconductor ceramic body 12 whose living body is tin oxide.

電極14にパルス電圧を印加することによって、それぞ
れ中間電極16.内部電極18とセラミック体12との
間のバリアを破壊することができる。
By applying a pulsed voltage to the electrodes 14, the respective intermediate electrodes 16. The barrier between the internal electrode 18 and the ceramic body 12 can be broken.

なお、内部型1あ18は、たとえばPb、Snなどの!
A!金属を溶融させておき、電極18の個所が空隙層(
ポーラス層)となっているセラミック体12の、滲空隙
層に卑金属を注入したものでもよい。
Note that the internal mold 1a18 is made of, for example, Pb, Sn, etc.
A! The metal is melted and the electrode 18 is formed into a void layer (
A base metal may be injected into the seepage pore layer of the ceramic body 12 which is a porous layer.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図はこの発明の背景となろチップ形バリスタの−・
例を示す構造図解図である。 第2図は電極とセラミック体との間の界面にバリアが形
成されたことを示す等価回路である。 第3図はこの発明の他の実施例としてのリンク形バリス
タの概略断面図である。 第4図は他のチップ形バリスタの概略断面図である。 第5図は積層タイプのチップ形バリスタの概略断面図で
ある。 図において、12.22は半導体セラミック体、14.
24は電極、16は中間電極、18ば内部電極を示す。 特許出願人 株式会社 村田装作所 代理人 弁理士 岡 [1全 啓 (ばか1名)
Figure 1 shows the background of this invention and the structure of the Naro chip type varistor.
It is a structural diagram illustrating an example. FIG. 2 is an equivalent circuit showing that a barrier is formed at the interface between the electrode and the ceramic body. FIG. 3 is a schematic sectional view of a link type varistor as another embodiment of the invention. FIG. 4 is a schematic cross-sectional view of another chip-type varistor. FIG. 5 is a schematic cross-sectional view of a multilayer chip type varistor. In the figure, 12.22 is a semiconductor ceramic body, 14.
24 is an electrode, 16 is an intermediate electrode, and 18 is an internal electrode. Patent applicant Murata Sosakusho Co., Ltd. Representative Patent attorney Oka [1 Zen Kei (1 idiot)

Claims (1)

【特許請求の範囲】 酸化すず系を主体とした電圧非直線抵抗特性を有する半
導体セラミック体、および 前記半導体セラミック体に形成された非オーム性の金属
電極を含み、前記半導体セラミック体と前記金属電極と
の間に存するバリアが破壊されている、電圧非直線抵抗
素子。
[Scope of Claims] A semiconductor ceramic body having a voltage non-linear resistance characteristic mainly based on tin oxide, and a non-ohmic metal electrode formed on the semiconductor ceramic body, the semiconductor ceramic body and the metal electrode A voltage nonlinear resistance element in which the barrier between the
JP59211916A 1984-10-09 1984-10-09 Voltage non-linear resistance element Pending JPS6189602A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59211916A JPS6189602A (en) 1984-10-09 1984-10-09 Voltage non-linear resistance element

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59211916A JPS6189602A (en) 1984-10-09 1984-10-09 Voltage non-linear resistance element

Publications (1)

Publication Number Publication Date
JPS6189602A true JPS6189602A (en) 1986-05-07

Family

ID=16613781

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59211916A Pending JPS6189602A (en) 1984-10-09 1984-10-09 Voltage non-linear resistance element

Country Status (1)

Country Link
JP (1) JPS6189602A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2385504A (en) * 2002-01-24 2003-08-27 Ivan William Butters A device for removing weed plants from the soil

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2385504A (en) * 2002-01-24 2003-08-27 Ivan William Butters A device for removing weed plants from the soil
GB2385504B (en) * 2002-01-24 2004-03-10 Ivan William Butters Plant-remover

Similar Documents

Publication Publication Date Title
JPH0316251Y2 (en)
DE3638286A1 (en) Electrical component, made of ceramic and having multilayer metallisation, and a method for its production
JPH03173402A (en) Chip varistor
JPH08306580A (en) Ceramic electronic part and its manufacture
JPS6189602A (en) Voltage non-linear resistance element
JPS5874030A (en) Electronic part, conductive film composition and method of producing same
JPS60250602A (en) Method of producing voltage nonlinear resistance element
KR100332101B1 (en) Electronic component having lead
JP7012219B2 (en) Manufacturing method of laminated varistor
JPS6189603A (en) Voltage non-linear resistance element
JPH01295403A (en) Chip varister
JP7372813B2 (en) chip parts
JPS60701A (en) Ormic electrode
JPS63285906A (en) Laminated ceramic varistor
JP4359267B2 (en) Conductor paste, multilayer chip varistor and manufacturing method thereof
JP2998379B2 (en) Conductive paste composition
JPS59124706A (en) Conductive paste and ceramic electronic part
JPH0370361B2 (en)
JPH07105719A (en) Conductive paste and resistor element
JPH04329616A (en) Laminated type electronic component
JPS6010701A (en) Positive temperature coefficient thermistor
JP2649081B2 (en) Thick film copper paste
JP3000660B2 (en) Chip type semiconductor parts
JPS60142503A (en) Varistor
JPH0121526Y2 (en)