JPH01295403A - Chip varister - Google Patents
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- JPH01295403A JPH01295403A JP63259223A JP25922388A JPH01295403A JP H01295403 A JPH01295403 A JP H01295403A JP 63259223 A JP63259223 A JP 63259223A JP 25922388 A JP25922388 A JP 25922388A JP H01295403 A JPH01295403 A JP H01295403A
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明はチップバリスタに関し、特にセラミックから
なる抵抗体の内部に内部電極が形成されたチップバリス
タに関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a chip varistor, and more particularly to a chip varistor in which internal electrodes are formed inside a resistor made of ceramic.
（従来技術）
第２図はこの発明の背景となる従来のチップバリスタの
一例を示す断面図である。このチップバリスタ１では、
抵抗体２の内部に内部電極３，３．３が形成され、抵抗
体２の両端面に外部電極４．４が別々の内部電極３に接
続されるように形成されている。(Prior Art) FIG. 2 is a sectional view showing an example of a conventional chip varistor, which is the background of the present invention. In this chip varistor 1,
Internal electrodes 3, 3.3 are formed inside the resistor 2, and external electrodes 4.4 are formed on both end faces of the resistor 2 so as to be connected to separate internal electrodes 3.
このチップバリスタ１では、外部電極４，４間において
抵抗体２が露出しているので、その露出した部分に漏れ
電流が流れ、そのため、サージ耐量が小さかった。In this chip varistor 1, since the resistor 2 is exposed between the external electrodes 4, a leakage current flows through the exposed portion, and therefore the surge resistance is small.
さらに、このチップバリスタ１では、外部電極４．４の
表面に、はんだ付けしやすくするための耐熱性を有する
Ｎｉ層やはんだが付きやすいＳｎ層、Ｐｂ層などの電解
めっき層を形成しようとすれば、電解めっきにおける電
流が抵抗体２の露出した部分にも流れるため、電解めっ
き層が抵抗体２の露出した部分の表面にも形成されてし
まい、そのため、外部電極４．４間が短絡されてしまう
場合がある。Furthermore, in this chip varistor 1, it is attempted to form an electrolytic plating layer such as a heat-resistant Ni layer to facilitate soldering, a Sn layer or a Pb layer that is easy to solder, on the surface of the external electrode 4.4. For example, since the current in electrolytic plating also flows through the exposed portions of the resistor 2, an electrolytic plating layer is also formed on the surface of the exposed portions of the resistor 2, resulting in a short circuit between the external electrodes 4 and 4. There are cases where this happens.
また、このチップバリスタｌでは、抵抗体２がセラミッ
クからなりその露出した表面にポアーが多いので、耐湿
性も悪かった。Furthermore, in this chip varistor I, the resistor 2 was made of ceramic and had many pores on its exposed surface, so its moisture resistance was poor.
そこで、サージ耐量が大きく、外部電極の表面のみに電
解めっき層を形成することができ、耐湿性のよい、チッ
プバリスタが考え出された。Therefore, a chip varistor was devised that has a large surge resistance, can form an electrolytic plating layer only on the surface of the external electrode, and has good moisture resistance.
第３図はサージ耐量などが改善された従来のチップバリ
スタの一例を示す断面図である。FIG. 3 is a cross-sectional view showing an example of a conventional chip varistor with improved surge resistance.
第３図に示すチップバリスタｌでは、第２図に示すチッ
プバリスタと比べて、特に、抵抗体２の露出した部分の
表面に、ガラスペーストなどの絶縁ペーストを塗布し焼
き付けることによって絶縁層５が形成されている。第３
図に示すチップバリスタ１では、外部電極４．４間にお
いて抵抗体２の表面に絶縁層５が形成されているため、
漏れ電流が少なくなってサージ耐量が太き（なり、外部
電極の表面のみに電解めっき層を形成することができる
ようになり、しかも、耐湿性もよくなる。In the chip varistor l shown in FIG. 3, compared to the chip varistor shown in FIG. It is formed. Third
In the chip varistor 1 shown in the figure, the insulating layer 5 is formed on the surface of the resistor 2 between the external electrodes 4 and 4.
The leakage current is reduced, the surge resistance is increased, the electrolytic plating layer can be formed only on the surface of the external electrode, and the moisture resistance is also improved.
（発明が解決しようとする問題点）
ところが、第３図に示す従来例では、絶縁層を形成する
際、絶縁層の材料が絶縁体であるため、外部電極を形成
した後で抵抗体の露出した部分の表面のみにすなわち微
小部分に絶縁ペーストを塗布しなければならないので、
製造するのが困難であった。しかも、第３図に示す従来
例では、抵抗体と絶縁層との間に隙間が生じて絶縁層が
剥離したり、抵抗体と絶縁層との熱膨張係数の違いによ
って絶縁層にクランクが生じたりするというように、破
損しやすく耐久性が悪かった。(Problem to be Solved by the Invention) However, in the conventional example shown in FIG. 3, when forming the insulating layer, since the material of the insulating layer is an insulator, the resistor is exposed after the external electrode is formed. Insulating paste must be applied only to the surface of the exposed area, that is, to the minute area.
It was difficult to manufacture. Moreover, in the conventional example shown in Fig. 3, a gap may occur between the resistor and the insulating layer, causing the insulating layer to peel off, or a crank may occur in the insulating layer due to the difference in thermal expansion coefficient between the resistor and the insulating layer. They were easily damaged and had poor durability.
それゆえに、この発明の主たる目的は、サージ耐量が太
き（、耐湿性および耐久性がよく、しかも、簡単に製造
することができ、外部電極の表面のみに電解めっき層を
形成することができる、チップバリスタを提供すること
である。Therefore, the main purpose of this invention is to have high surge resistance (high surge resistance, good moisture resistance and durability, and to be able to easily manufacture the product, and to form an electrolytic plating layer only on the surface of the external electrode. , to provide chip varistors.
（問題点を解決するための手段）
この発明は、ＺｎＯを主成分とする抵抗体と、抵抗体の
内部に形成される内部電極と、抵抗体の端面に形成され
内部電極に電気的に接続される外部電極とを含むチップ
バリスタであって、抵抗体の表面が高抵抗化されている
、チップバリスタである。(Means for Solving the Problems) The present invention provides a resistor mainly composed of ZnO, an internal electrode formed inside the resistor, and an electrically connected resistor formed on the end face of the resistor to the internal electrode. The chip varistor is a chip varistor that includes an external electrode and a resistor whose surface has a high resistance.
（作用）
抵抗体の表面部分が高抵抗層として形成されるため、漏
れ電流が少な（なる。そのため、サージ耐量が大きくな
る。(Function) Since the surface portion of the resistor is formed as a high-resistance layer, leakage current is small (reduced). Therefore, surge resistance is increased.
また、抵抗体の表面部分を高抵抗層として形成するため
には、抵抗体の表面にＬｉ、ＮａおよびＫの少なくとも
一方が熱拡散されるが、それによって、抵抗体の表面の
ポアーが小さくなる。そのため、耐湿性が向上する。Furthermore, in order to form a high-resistance layer on the surface of the resistor, at least one of Li, Na, and K is thermally diffused onto the surface of the resistor, which reduces the pores on the surface of the resistor. . Therefore, moisture resistance is improved.
さらに、抵抗体の表面部分が高抵抗層として形成される
ので、抵抗体と高抵抗層との間に隙間が生じなく、かつ
、抵抗体と高抵抗層との熱膨張係数もあまり変わらない
。そのため、耐久性もよくなる。Furthermore, since the surface portion of the resistor is formed as a high-resistance layer, no gap is created between the resistor and the high-resistance layer, and the thermal expansion coefficients of the resistor and the high-resistance layer do not differ much. Therefore, durability is also improved.
しかも、高抵抗層を形成する際、絶縁ペーストを微小部
分に塗布する必要がないので、チップバリスタを簡単に
製造することができる。Moreover, since there is no need to apply insulating paste to minute portions when forming the high resistance layer, the chip varistor can be manufactured easily.
また、高抵抗層の表面には、電解めっき層が形成されな
い。そのため、外部電極の表面のみに電解めっき層を形
成することができる。Furthermore, no electrolytic plating layer is formed on the surface of the high resistance layer. Therefore, an electrolytic plating layer can be formed only on the surface of the external electrode.
（発明の効果）
この発明によれば、サージ耐量が大きく、耐湿性および
耐久性がよく、しかも、簡単に製造することができ、外
部電極の表面のみに電解めっき層を形成することができ
る、チップバリスタを得ることができる。(Effects of the Invention) According to the present invention, the surge resistance is large, the moisture resistance and durability are good, and furthermore, it can be easily manufactured, and an electrolytic plating layer can be formed only on the surface of the external electrode. You can get a chip varistor.
この発明の上述の目的、その他の目的、特徴および利点
は、図面を参照して行う以下の実施例の詳細な説明から
一層明らかとなろう。The above objects, other objects, features and advantages of the present invention will become more apparent from the following detailed description of embodiments with reference to the drawings.
（実施例）
第１Ａ図および第１Ｂ図は、それぞれ、この発明の一実
施例を示し、第１Ａ図はその斜視図であり、第１Ｂ図は
第１Ａ図の線Ｉ Ｂ−Ｉ Ｂにおける断面図である。(Example) FIG. 1A and FIG. 1B each show an example of the present invention, FIG. 1A is a perspective view thereof, and FIG. 1B is a cross section taken along line I B-I B in FIG. 1A. It is a diagram.
このチップバリスタ１０は、ＺｎＯを主成分とする抵抗
体１２を含む。この抵抗体１２の内部には、３つの内部
電極１４ａ、１４ｂおよび１４ｃが間隔を隔てて対向す
るように形成される。この場合、外側の内部電極１４ａ
および１４ｃは、その一端面が抵抗体１２の一方端面か
ら露出するように形成される。また、中央の内部電極１
４ｂは、その一端面が抵抗体１２の他方端面から露出す
るように形成される。This chip varistor 10 includes a resistor 12 whose main component is ZnO. Inside this resistor 12, three internal electrodes 14a, 14b, and 14c are formed so as to face each other at intervals. In this case, the outer internal electrode 14a
and 14c are formed such that one end surface thereof is exposed from one end surface of the resistor 12. In addition, the central internal electrode 1
4b is formed such that one end surface thereof is exposed from the other end surface of the resistor 12.
この抵抗体１２および内部電極１４３〜１４ｃは、抵抗
体の材料となりＺｎＯを主成分とするセラミックグリー
ンシートの一方主面に内部電極の材料となるたとえばＡ
ｇ−Ｐｄなとの高融点電極材料を塗布したものを複数枚
重ねて積層チップを形成し、さらに、その積層チップを
焼成することによって形成される。なお、この場合、外
側の一方のセラミックグリーンシートには電極材料が塗
布されなくてもよい。The resistor 12 and internal electrodes 143 to 14c are made of a ceramic green sheet containing ZnO as a main component, which is a material for the resistor, and a ceramic green sheet, for example, A, which is a material for the internal electrodes.
It is formed by stacking a plurality of sheets coated with a high melting point electrode material such as g-Pd to form a laminated chip, and then firing the laminated chip. In this case, the electrode material may not be applied to one of the outer ceramic green sheets.
さらに、この抵抗体１２は、その表面にＬｉ。Furthermore, this resistor 12 has Li on its surface.
ＮａおよびＫの少なくとも一方を熱処理することによっ
て、その表面部分が高抵抗層１６として形成される。す
なわち、抵抗体１２の表面にＬｌ。By heat-treating at least one of Na and K, a surface portion thereof is formed as a high-resistance layer 16. That is, Ll is formed on the surface of the resistor 12.
ＮａおよびＫの少なくとも一方を熱拡散することによっ
て、Ｌｉ、ＮａおよびＫの少なくとも一方が抵抗体１２
中のＺｎＯと反応してその部分の伝導電子を捕獲するの
で、その部分の抵抗値が高くなり、その部分が高抵抗層
１６として形成されるのである。この場合、抵抗体１２
の表面に、Ｌｉ２ Ｏ，Ｎａｇ Ｏおよびに２０の少な
くとも一方からなるペーストを塗布した後、たとえば４
００℃〜１２００℃で熱処理することによって拡散し、
抵抗体１２の表面部分が高抵抗層１６として形成される
。By thermally diffusing at least one of Na and K, at least one of Li, Na and K is dissolved in the resistor 12.
Since it reacts with ZnO therein and captures conduction electrons in that part, the resistance value of that part becomes high, and that part is formed as a high-resistance layer 16. In this case, the resistor 12
After applying a paste consisting of at least one of Li2O, NagO and 20 to the surface of the
Diffused by heat treatment at 00℃~1200℃,
A surface portion of the resistor 12 is formed as a high resistance layer 16.
さらに、抵抗体１２の一方端面および他方端面には、外
部電極１８ａおよび１８ｂがそれぞれ形成される。この
場合、外部電極１８ａは内部電極１４ａおよび１４ｃに
、外部電極１８ｂは内部電極１４ｂに、それぞれ、電気
的に接続されるように形成される。これらの外部電極１
８ａおよび１８ｂは、たとえば銀などの電極材料を抵抗
体１２の両端面に焼き付けることによって形成される。Further, external electrodes 18a and 18b are formed on one end surface and the other end surface of the resistor 12, respectively. In this case, the external electrode 18a is formed to be electrically connected to the internal electrodes 14a and 14c, and the external electrode 18b is electrically connected to the internal electrode 14b. These external electrodes 1
8a and 18b are formed by baking an electrode material, such as silver, onto both end faces of the resistor 12.
このチップバリスタ１０では、抵抗体１２の表面にＬｉ
、ＮａおよびＫの少なくとも一方を熱拡散することによ
って抵抗体１２の表面部分が高抵抗層１６として形成さ
れているので、漏れ電流が小さ（なってサージ耐量が大
きく、耐湿性および耐久性もよい。In this chip varistor 10, Li is on the surface of the resistor 12.
Since the surface portion of the resistor 12 is formed as a high-resistance layer 16 by thermally diffusing at least one of , Na, and K, the leakage current is small (therefore, the surge resistance is large, and the moisture resistance and durability are also good. .
しかも、このチップバリスタ１０では、抵抗体１２の露
出した微小部分に絶縁ペーストを塗布するという煩雑な
作業が不要なので、簡単に製造することができる。Furthermore, this chip varistor 10 does not require the complicated work of applying an insulating paste to the exposed minute portion of the resistor 12, so it can be manufactured easily.
また、このチップバリスタｌＯでは、その外部電極１８
ａおよび１８ｂの表面に、たとえばはんだ付けに対して
耐熱性を有するＮｉ層やはんだが付きやすいＳｎ層、ｐ
ｂ層、５ｎ−Ｐｂ合金層などの電解めっき層を形成する
場合、抵抗体１２の露出した部分が高抵抗層１６として
形成されているため、外部電極１８ａおよび１８ｂの表
面のみに電解めっき層を形成することができる。Moreover, in this chip varistor lO, its external electrode 18
The surfaces of a and 18b are coated with, for example, a Ni layer that is heat resistant to soldering, a Sn layer that is easy to adhere to solder, and p.
When forming an electrolytic plating layer such as a B layer or a 5n-Pb alloy layer, since the exposed portion of the resistor 12 is formed as the high resistance layer 16, it is necessary to form the electrolytic plating layer only on the surfaces of the external electrodes 18a and 18b. can be formed.
実験例
まず、第１Ａ図および第１Ｂ図に示す実施例と同様の構
造のチップバリスタを多数つくった。この場合、セラミ
ックグリーンシートの材料として、ＺｎＯにＢ ｉｇ
０３ 、 Ｃｏｘ ｏｊ ｌ ＭｎＯ，５ｂ２０３を混
合した原料を用いた。そして、積層チップを長さ３．２
ｍ、幅１．６ｍｍ、厚さ１．２５鶴の大きさに形成した
。さらに、積層チップを１０００〜１２００℃で焼成し
た後、その全表面に、１．１ｚｃＯｉからなるＬｉペー
スト、Ｎａ、Ｃ０３からなるＮａペースト、Ｌｉ、ＣＯ
，からなるＬｉペーストおよびＮａ、ＣＯ，からなるＮ
ａペーストあるいはＫｚＣＯｚからなるにペーストを塗
布し１０００℃で１０分間熱処理した。それから、外部
電極を形成して、チップバリスタをつくった。この場合
、Ｌｉペーストを用いたチップバリスタを実施例Ｉとし
、Ｎａペーストを用いたチップバリスタを実施例■とし
、ＬｉペーストおよびＮａペーストを用いたチップバリ
スタを実施例■とし、Ｋペーストを用いたチップバリス
タを実施例■とした。Experimental Example First, a large number of chip varistors having the same structure as the embodiment shown in FIGS. 1A and 1B were manufactured. In this case, B ig is added to ZnO as the material for the ceramic green sheet.
03, Cox oj l MnO, 5b203 was used as a raw material. Then, the length of the laminated chip is 3.2
It was formed to have a size of 1.6 mm in width and 1.25 mm in thickness. Furthermore, after firing the laminated chip at 1000 to 1200°C, the entire surface was coated with Li paste consisting of 1.1zcOi, Na paste consisting of Na, CO3, Li, CO
, and N paste consisting of Na, CO,
A paste consisting of a paste or KzCOz was applied and heat treated at 1000° C. for 10 minutes. Then, external electrodes were formed to create a chip varistor. In this case, a chip varistor using Li paste is called Example I, a chip varistor using Na paste is called Example ■, a chip varistor using Li paste and Na paste is called Example ■, and a chip varistor using K paste is called Example I. A chip varistor was prepared as Example (2).
さらに、上述の実施例■〜■と比べて、特にＬｉペース
ト、Ｎａペーストおよびにペーストを用いずにチップバ
リスタを多数つくって、それらを従来例とした。Furthermore, in comparison with the above-mentioned Examples (1) to (2), a large number of chip varistors were made without using Li paste, Na paste, and Ni paste, and these were used as conventional examples.
そして、実施例Ｉ〜■および従来例について、それらの
初期特性およびサージ耐量を測定した。Then, the initial characteristics and surge resistance of Examples I to (2) and the conventional example were measured.
実施例１〜■および従来例の初期特性は、すべて、しき
い値電圧Ｖ１が２０（Ｖ）であり、非直線係数αが３０
であった。The initial characteristics of Examples 1 to 2 and the conventional example are that the threshold voltage V1 is 20 (V), and the nonlinear coefficient α is 30.
Met.
また、サージ耐量については、立ち上がり時間が８μｓ
ｅｃで波尾長が２０μｓｅｃの波形のサージを印加する
ことによって測定し、その測定結果を別表に示した。表
の結果より、実施例Ｉ〜■では、いずれも、従来例より
サージ耐量が大きく、特に、実施例■のうちサージ耐量
のもっとも大きいものでは、サージ耐量が従来例の５０
％も増加していることがわかる。In addition, regarding the surge resistance, the rise time is 8 μs.
Measurements were made by applying a waveform surge with a wave tail length of 20 μsec using EC, and the measurement results are shown in the attached table. From the results in the table, it can be seen that in Examples I to ■, the surge withstand capacity is greater than that of the conventional example, and in particular, in Example ■, which has the largest surge withstand capacity, the surge withstand capacity is 50% higher than that of the conventional example.
It can be seen that the percentage has also increased.
さらに、実施例１〜■および従来例の表面に、電解めっ
きによって、電解めっき層を形成した。Furthermore, an electrolytic plating layer was formed on the surfaces of Examples 1 to 2 and the conventional example by electrolytic plating.
そして、外部電極の表面のみに電解めっき層が形成され
たものを“○”で、表面全面に電解めっき層が形成され
たものを“×”で、別表に示した。The samples in which the electrolytic plating layer was formed only on the surface of the external electrode are shown as "○", and the cases in which the electrolytic plating layer was formed on the entire surface as "x" are shown in the separate table.
この別表の結果より、従来例では電解めっき層が表面全
面に形成されてしまうのに対して、実施例Ｉ〜■では外
部電極の表面のみに電解めっき層が形成されることがわ
かる。From the results in this appendix, it can be seen that in the conventional example, the electrolytic plating layer is formed on the entire surface, whereas in Examples I to (2), the electrolytic plating layer is formed only on the surface of the external electrode.
なお、上述の実施例では、セラミックグリーンシートな
どの積層チップを焼成して抵抗体１２などを形成した後
で、抵抗体１２の表面にＬｉペースト、Ｎａペーストお
よびにペーストの少なくとも一方のペーストを塗布し熱
処理して高抵抗層１６を形成したが、セラミックグリー
ンシートなどの積層チップを焼成する前に積層チップの
表面にＬｉペースト、 Ｎａペーストおよびにペースト
の少なくとも一方のペーストを塗布し、セラミックグリ
ーンシートなどの積層チップの焼成と同時に熱処理を行
って、抵抗体１２と高抵抗層１６とを同時に形成しても
よい。あるいは、Ｌｉペースト、Ｎａペーストおよびに
ペーストの熱処理を外部電極の焼き付けと同時に行って
、高抵抗層１６を外部電極１８ａおよび１８ｂと同時に
形成してもよい。In the above-described embodiment, after the resistor 12 and the like are formed by firing a laminated chip such as a ceramic green sheet, at least one of Li paste, Na paste, and Ni paste is applied to the surface of the resistor 12. The high resistance layer 16 was formed by heat treatment, but before firing the laminated chips such as ceramic green sheets, at least one of Li paste, Na paste, and Ni paste was applied to the surface of the laminated chips to form ceramic green sheets. The resistor 12 and the high-resistance layer 16 may be formed simultaneously by performing heat treatment at the same time as the baking of the laminated chip. Alternatively, the high-resistance layer 16 may be formed simultaneously with the external electrodes 18a and 18b by performing heat treatment of the Li paste, Na paste, and Ni paste at the same time as the baking of the external electrodes.
第１Ａ図および第１Ｂ図は、それぞれ、この発明の一実
施例を示し、第１Ａ図はその斜視図であり、第１Ｂ図は
第１Ａ図の線ＩＢ−ＩＢにおける断面図である。
第２図はこの発明の背景となる従来のチップバリスタの
一例を示す断面図である。
第３図はこの発明の背景となる従来のチップバリスタの
他の例を示す断面図である。
図において、１０はチップバリスタ、１２は抵抗体、１
４ａ、１４’ｂおよび１４ｃは内部電極、１６は高抵抗
層、１８ａおよび１８ｂは外部電極を示す。
特許出願人 株式会社 村田製作所
代理人 弁理士 岡 １） 全 啓
表1A and 1B each show an embodiment of the present invention, with FIG. 1A being a perspective view thereof, and FIG. 1B being a sectional view taken along line IB--IB in FIG. 1A. FIG. 2 is a sectional view showing an example of a conventional chip varistor, which is the background of the present invention. FIG. 3 is a sectional view showing another example of a conventional chip varistor, which is the background of the present invention. In the figure, 10 is a chip varistor, 12 is a resistor, 1
4a, 14'b and 14c are internal electrodes, 16 is a high resistance layer, and 18a and 18b are external electrodes. Patent applicant Murata Manufacturing Co., Ltd. Representative Patent attorney Oka 1) Zen Keihyo
Claims (1)
続される外部電極を含むチップバリスタであって、 前記抵抗体の表面部分が高抵抗層である、チップバリス
タ。 ２ さらに、前記外部電極の表面に形成される電解めっ
き層を含む、特許請求の範囲第１項記載のチップバリス
タ。[Claims] 1. A resistor mainly composed of ZnO, an internal electrode formed inside the resistor, and an external electrode formed on an end surface of the resistor and electrically connected to the internal electrode. A chip varistor comprising: a surface portion of the resistor is a high resistance layer. 2. The chip varistor according to claim 1, further comprising an electrolytic plating layer formed on the surface of the external electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63259223A JP2757305B2 (en) | 1988-01-27 | 1988-10-13 | Chip varistor |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| JP63-16529 | 1988-01-27 | ||
| JP63259223A JP2757305B2 (en) | 1988-01-27 | 1988-10-13 | Chip varistor |
Publications (2)
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| JP2757305B2 JP2757305B2 (en) | 1998-05-25 |
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Family Applications (1)
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| JP63259223A Expired - Lifetime JP2757305B2 (en) | 1988-01-27 | 1988-10-13 | Chip varistor |
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| Country | Link |
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