JPS6173372A - 複合形半導体素子 - Google Patents
複合形半導体素子Info
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- JPS6173372A JPS6173372A JP19615484A JP19615484A JPS6173372A JP S6173372 A JPS6173372 A JP S6173372A JP 19615484 A JP19615484 A JP 19615484A JP 19615484 A JP19615484 A JP 19615484A JP S6173372 A JPS6173372 A JP S6173372A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
- H01L29/7412—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a diode
- H01L29/7416—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a diode the device being an antiparallel diode, e.g. RCT
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
フサイリスタ（以下、「ＧＴＯ」と呼ぶ）およびダイオ
ードを埋め込んだ複合形半導体素子の構造に関するもの
である。
ードを埋め込んだ複合形半導体素子の構造に関するもの
である。
現在、省資源、省エネルギへの対応は社会的使命となっ
ている０これに対応するために、パワエレクトロニクス
の分野では、新機能素子の開発実現が切望されている１
、最近、この新機能素子の１つとしてＧＴＯが脚光をあ
びるようになってきている。この理由としてＧＴＯは従
来の高速スイッチンクサイリスタやトランジスタに比較
し優れている点が多くスイッチング素子として理想的な
特長を有している。即ち大きな特長としては、（イ）自
己遮断能力を有していること０（ロ）僅かな制御電力で
主電力のオン・オフ制御ができることｏ？→高耐圧・大
電流の素子が咋り易いこと。に）サージ電流耐量がサイ
リスタ並みの大きな耐量を有していることＯ（ホ）ター
ンオフ時間の短かいものが得られることＱなどがあげら
れる０現在、ＧＴＯの主な応用分野としては、電動力応
用を主体とした陀業機器やインバータなどの電力変換機
器および電源装置などがある。
ている０これに対応するために、パワエレクトロニクス
の分野では、新機能素子の開発実現が切望されている１
、最近、この新機能素子の１つとしてＧＴＯが脚光をあ
びるようになってきている。この理由としてＧＴＯは従
来の高速スイッチンクサイリスタやトランジスタに比較
し優れている点が多くスイッチング素子として理想的な
特長を有している。即ち大きな特長としては、（イ）自
己遮断能力を有していること０（ロ）僅かな制御電力で
主電力のオン・オフ制御ができることｏ？→高耐圧・大
電流の素子が咋り易いこと。に）サージ電流耐量がサイ
リスタ並みの大きな耐量を有していることＯ（ホ）ター
ンオフ時間の短かいものが得られることＱなどがあげら
れる０現在、ＧＴＯの主な応用分野としては、電動力応
用を主体とした陀業機器やインバータなどの電力変換機
器および電源装置などがある。
ＯＴＯをインバータ回路に用いる場合、第３図に示すよ
うにＣ）ＴＯと逆並列になるようにフライホイールダイ
オード（Ｄ、）を接続し用いる。
うにＣ）ＴＯと逆並列になるようにフライホイールダイ
オード（Ｄ、）を接続し用いる。
ＧＴＯとフライホイールダイオードは、現在、各々の個
別部品を逆並列接続したり、ＧＴＯチップとフライホイ
ールダイオードチップとを１つのパッケージに逆並列接
続になるように糾み込んだモジュールが一般的である。
別部品を逆並列接続したり、ＧＴＯチップとフライホイ
ールダイオードチップとを１つのパッケージに逆並列接
続になるように糾み込んだモジュールが一般的である。
ＧＴＯとフライホイールダイオードとの各々の個別部品
を逆並列接続する場合も、ＧＴ○ＴＯプとフライホイー
ルダイオードチップとを１つのパッケージに組み込む場
合も、工数が多くなりまた材料費が多くなってコスト低
減が困難である０また、個々に製造された個別部品また
はチップを複数個組み込むのであるから小形化の点でも
問題があった０ この発明は、かかる問題点を解決するためになされたも
ので、ＧＴＯとダイオードとを用いた装置が安価に製造
できるようにし、かつ小形化が可能なようにする複合形
半導体素子を得ることを目的としたものである。
を逆並列接続する場合も、ＧＴ○ＴＯプとフライホイー
ルダイオードチップとを１つのパッケージに組み込む場
合も、工数が多くなりまた材料費が多くなってコスト低
減が困難である０また、個々に製造された個別部品また
はチップを複数個組み込むのであるから小形化の点でも
問題があった０ この発明は、かかる問題点を解決するためになされたも
ので、ＧＴＯとダイオードとを用いた装置が安価に製造
できるようにし、かつ小形化が可能なようにする複合形
半導体素子を得ることを目的としたものである。
この発明に係る複合形半導体素子は、（）ＴＯ部とダイ
オード部とを逆並列接続になるように１つのチップ内に
形成したものである。
オード部とを逆並列接続になるように１つのチップ内に
形成したものである。
この発明の複合形半導体素子においては、ＣＴＯ部トメ
トダイオード部つのチップに逆並列接続になるように形
成されている０ 〔実施例〕 第１図はこの発明による複合形半導体赤子の一実施例の
断面図である。
トダイオード部つのチップに逆並列接続になるように形
成されている０ 〔実施例〕 第１図はこの発明による複合形半導体赤子の一実施例の
断面図である。
第１図において、（ｌＯ○）は実施例の複合形半導体素
子のチップ、（１０１）はシリコン単結晶基板よシなる
Ｎ形ベース層（１０１）、Ｎ形ベース層（１０１）はＩ
）ＴＯ部の第１ベース層であるＮ形ベース層（１０１ａ
）とフライホイールダイオード部（以下、「ダイオード
部」と呼ぶ）の第３ベース層でおるＮ形ベース層（１ｏ
１ｂ）を形成し、各ベース層（ｌｏｌａ）および（１０
１’ｂ）は連なった層として形成されている。（１０２
）はＧＴＯ部のＮ形ベース層（ｌＯｌａ）の一方の側に
形成された第２ベース層であるＰ形ベースＱｔｉ、（１
０３）はＮ形ベース層（ｌｏｌａ）の他方の側の部分的
領域に形成されたＧＴＯ部の第１エミッタ厄：であるＰ
フ１ｇ工ミッタ層、（１０４）はＰ形ベース層（ｘｏ
ｚ）の表面部の部分的領域に形成された第２エミッタ層
であるＮ形エミッタ層、（１ｏ５）はＮ形成−ス層（１
０１ｂ）の一方の側（（）Ｔｏ部のＰ形ベース層（１０
２）を形成した側と同じ側）に形成されたダイオード部
の第３エミッタ層であるＰ形エミッタ層、（１０６）は
０７０部のガラスパツシベーシ−ヨンを施したメサ溝で
０７０部の主接合（Ｊ２．）を保護することを目的とす
るものである。（１ｏｑ ）はダイオード部のガラスパ
ッシベーションを施したメサ溝でダイオード部の接合（
Ｊ２５）を保護することを目的とするものである。（１
０８）は、メサ祥（１０６）および（１０７）の外部周
辺のＮ＋領領域Ｎ形ベース層（ｌｏｌａ）および（ｌｏ
ｌｌ））の不純物濃より十分窩い不純物濃度になるよう
に形成される。（１０９）は（ＧＴＯ部のＰ形ベース層
（１０２）の表面にオーミック接触する制御電極である
ゲートメタライズ電極、（１１０）は０７０部のＮ形エ
ミッタ層（１０４）の表面にオーミック接触する第１主
電啄であるカソードメタライズ電極、（１１１）はダイ
オード部のＰ形エミッタ層（１０５）の表面にオーミッ
ク接触する第２主電極であるアノードメタライズ電極、
（１１２）は０７０部のＰ形エミッタ層（１０３）、Ｎ
形ベース層（ｌｏｌａ）およびダイオード部のＮ形ベー
スＩｄ（１０より）の表面に連続してオーミック接触す
る共通正電極である共通メタライズ電極、（１０ｏｅＬ
）および（ｘｏＯｂ）はそれぞれチップ（１００）のＧ
、ＴＯ部およびダイオード部を示１−。
子のチップ、（１０１）はシリコン単結晶基板よシなる
Ｎ形ベース層（１０１）、Ｎ形ベース層（１０１）はＩ
）ＴＯ部の第１ベース層であるＮ形ベース層（１０１ａ
）とフライホイールダイオード部（以下、「ダイオード
部」と呼ぶ）の第３ベース層でおるＮ形ベース層（１ｏ
１ｂ）を形成し、各ベース層（ｌｏｌａ）および（１０
１’ｂ）は連なった層として形成されている。（１０２
）はＧＴＯ部のＮ形ベース層（ｌＯｌａ）の一方の側に
形成された第２ベース層であるＰ形ベースＱｔｉ、（１
０３）はＮ形ベース層（ｌｏｌａ）の他方の側の部分的
領域に形成されたＧＴＯ部の第１エミッタ厄：であるＰ
フ１ｇ工ミッタ層、（１０４）はＰ形ベース層（ｘｏ
ｚ）の表面部の部分的領域に形成された第２エミッタ層
であるＮ形エミッタ層、（１ｏ５）はＮ形成−ス層（１
０１ｂ）の一方の側（（）Ｔｏ部のＰ形ベース層（１０
２）を形成した側と同じ側）に形成されたダイオード部
の第３エミッタ層であるＰ形エミッタ層、（１０６）は
０７０部のガラスパツシベーシ−ヨンを施したメサ溝で
０７０部の主接合（Ｊ２．）を保護することを目的とす
るものである。（１ｏｑ ）はダイオード部のガラスパ
ッシベーションを施したメサ溝でダイオード部の接合（
Ｊ２５）を保護することを目的とするものである。（１
０８）は、メサ祥（１０６）および（１０７）の外部周
辺のＮ＋領領域Ｎ形ベース層（ｌｏｌａ）および（ｌｏ
ｌｌ））の不純物濃より十分窩い不純物濃度になるよう
に形成される。（１０９）は（ＧＴＯ部のＰ形ベース層
（１０２）の表面にオーミック接触する制御電極である
ゲートメタライズ電極、（１１０）は０７０部のＮ形エ
ミッタ層（１０４）の表面にオーミック接触する第１主
電啄であるカソードメタライズ電極、（１１１）はダイ
オード部のＰ形エミッタ層（１０５）の表面にオーミッ
ク接触する第２主電極であるアノードメタライズ電極、
（１１２）は０７０部のＰ形エミッタ層（１０３）、Ｎ
形ベース層（ｌｏｌａ）およびダイオード部のＮ形ベー
スＩｄ（１０より）の表面に連続してオーミック接触す
る共通正電極である共通メタライズ電極、（１０ｏｅＬ
）および（ｘｏＯｂ）はそれぞれチップ（１００）のＧ
、ＴＯ部およびダイオード部を示１−。
第２図はこの発明の複合形半導体素子チップの０７０部
およびダイオード部のメサ＃側の各メタライズー極より
外部へ一極を取り出すためにアルミニウム（Ａβ）ワイ
ヤを用いて超音波心接法で内部配線をした状態を示す平
面図である。内部配線の本数は素子の電流容量によって
決められる０この発明の一実施例ではカソード（６）内
部配線の本成として３本を１グー） （（））内部配線
の本数として４不（左右より各２本）用いている。（１
２ｏ）、（１２ｘ）、（戎２）はカソード（イ）内部配
線を示す。（１２ｏａ ）、 （１ｚ１ａ ） 、 （
１２２ａ）および（１２ｏｂ）、 （１２１１））、（
１２２１））はそれぞれ内部配線（１２０）、（１２１
）、（１２２）のカソードメタ２イズ電極（１１０）お
よびアノードメタライズ電極（Ｉｌｌ）への超音波溶接
個所を示す。 （１３０）、（１３１）、（１３２）。
およびダイオード部のメサ＃側の各メタライズー極より
外部へ一極を取り出すためにアルミニウム（Ａβ）ワイ
ヤを用いて超音波心接法で内部配線をした状態を示す平
面図である。内部配線の本数は素子の電流容量によって
決められる０この発明の一実施例ではカソード（６）内
部配線の本成として３本を１グー） （（））内部配線
の本数として４不（左右より各２本）用いている。（１
２ｏ）、（１２ｘ）、（戎２）はカソード（イ）内部配
線を示す。（１２ｏａ ）、 （１ｚ１ａ ） 、 （
１２２ａ）および（１２ｏｂ）、 （１２１１））、（
１２２１））はそれぞれ内部配線（１２０）、（１２１
）、（１２２）のカソードメタ２イズ電極（１１０）お
よびアノードメタライズ電極（Ｉｌｌ）への超音波溶接
個所を示す。 （１３０）、（１３１）、（１３２）。
（１３３）はゲート（（））内部配線を示す。（１３ｏ
ａ）、（ｘｓｌａ）＊（１３２ａ） 、 （１３３ａ）
は内部配置ｉ （１３ｏ）、（ｘ３ｘ）、（ｌａｚ）、
（するＡｌワイヤの超音波溶接ができるように、この実
施例の０７０部とダイオード部との配置を行っている０
すなわち、０７０部とダイオード部とを第２図に示すＸ
方向に隣り合うように配置している０この実施例の複合
形半導体素子は下記の特長と効果を有している。
ａ）、（ｘｓｌａ）＊（１３２ａ） 、 （１３３ａ）
は内部配置ｉ （１３ｏ）、（ｘ３ｘ）、（ｌａｚ）、
（するＡｌワイヤの超音波溶接ができるように、この実
施例の０７０部とダイオード部との配置を行っている０
すなわち、０７０部とダイオード部とを第２図に示すＸ
方向に隣り合うように配置している０この実施例の複合
形半導体素子は下記の特長と効果を有している。
Ａ ０７０部とダイオード部とを隣り合うよう（配置
した構造を採用し、具体的には第２図に示すように０７
０部のカソードメタライズ電極（１１０）よシ内部配線
（１ｚｏ） 、（１ｚｘ） 、（１２２）を引出す方向
（Ｘ方向）にダイオード部が位置するように配置したこ
と。このようにすることによりＡｌワイヤを超音波溶接
して内部配線として用いる場合、作業性がよいという効
果、利点がある。
した構造を採用し、具体的には第２図に示すように０７
０部のカソードメタライズ電極（１１０）よシ内部配線
（１ｚｏ） 、（１ｚｘ） 、（１２２）を引出す方向
（Ｘ方向）にダイオード部が位置するように配置したこ
と。このようにすることによりＡｌワイヤを超音波溶接
して内部配線として用いる場合、作業性がよいという効
果、利点がある。
Ｂ （）Ｔｏ部とダイオード部とをそれぞれ取り囲む
ように、主接合の保護を目的としたガラスパッシベーシ
ョンを施した包囲形のメサ溝（１０６） 、 （１０７
）を設けるようにした。こうすることにより０７０部と
ダイオード部とを電気的釦完全に分離しやすぐなること
。また、包囲形のメサ溝としメサ溝部中央を切断するよ
うな構造をとらないことから、パッシベーションガラス
被膜のクラックやカフが起こりに＜＜、高い信頼性のも
のが得られるＯＣガラスパッシベーションを施したメサ
溝（１０６）、（ｌｏ’７）の外側周辺をＮ＋領領域１
０８ ）とすることによりＮ形成−ス層（１０１）の空
乏層の伸びを最悪でもＮ＋領領域ＸＯａ）で押えチップ
側面に達しないようにすることができ、信頼性の高いも
のが得られる。
ように、主接合の保護を目的としたガラスパッシベーシ
ョンを施した包囲形のメサ溝（１０６） 、 （１０７
）を設けるようにした。こうすることにより０７０部と
ダイオード部とを電気的釦完全に分離しやすぐなること
。また、包囲形のメサ溝としメサ溝部中央を切断するよ
うな構造をとらないことから、パッシベーションガラス
被膜のクラックやカフが起こりに＜＜、高い信頼性のも
のが得られるＯＣガラスパッシベーションを施したメサ
溝（１０６）、（ｌｏ’７）の外側周辺をＮ＋領領域１
０８ ）とすることによりＮ形成−ス層（１０１）の空
乏層の伸びを最悪でもＮ＋領領域ＸＯａ）で押えチップ
側面に達しないようにすることができ、信頼性の高いも
のが得られる。
Ｄ 従来のＧＴＯとダイオードとが別々のチップの場合
に比較してこの実施例の複合形半導体素子チップでは組
立工数を大幅に減らすことができ且つＡｌワイヤを用い
た内部配線引出しのだめの超音波溶接作票が著しく向上
し、組立費用の低減が可能となった。また、小形化が可
能になった０上記の実施例においては、０７０部とダイ
オード部とがＸ方向に隣り合う場合について述べたが、
０７０部がダイオード部を取り囲む場合、また、ダイオ
ード部が０７０部を取り囲む場合にもこの発明の効果を
得ることができる◇ 〔発明の効果〕 以上説明したように、この発明による複合形半導体素子
は１チツプ内にＣ）Ｔｏ部とダイ万一ド部とを形成した
構造を採用したので、組立の作業性が良く、組立工数を
少なくすることができ、組立費用を下げることができる
。また、小形化を達成することができる。
に比較してこの実施例の複合形半導体素子チップでは組
立工数を大幅に減らすことができ且つＡｌワイヤを用い
た内部配線引出しのだめの超音波溶接作票が著しく向上
し、組立費用の低減が可能となった。また、小形化が可
能になった０上記の実施例においては、０７０部とダイ
オード部とがＸ方向に隣り合う場合について述べたが、
０７０部がダイオード部を取り囲む場合、また、ダイオ
ード部が０７０部を取り囲む場合にもこの発明の効果を
得ることができる◇ 〔発明の効果〕 以上説明したように、この発明による複合形半導体素子
は１チツプ内にＣ）Ｔｏ部とダイ万一ド部とを形成した
構造を採用したので、組立の作業性が良く、組立工数を
少なくすることができ、組立費用を下げることができる
。また、小形化を達成することができる。
第１図はこの発明の一実施例の断面図、第２図は第１図
の実施例の平面図、第３図は（）Ｔｏとフライホイール
ダイオードの逆並列接続結腺図である。 図において、（１００）はチップ、（：ＬＯＯａ）は０
７０部、（ｌｏｏｂ）はダイオード部、（ｌｏｌ＆ ）
は第１ベース層（Ｃ）Ｔｏ部のＮ形ベース層）、（１０
１ｂ）は第３ベース７１（ダイオード部のＮ形ベース層
）、（１０２）は第２ベース層（Ｐ形ベース層）、（１
０３）は第１エミッタ層（Ｐ形エミッタＪｔ４ ）、（
１０４）は第２エミッタ層（Ｎ形エミッタ層）、（１０
５）は第３エミッタ層（Ｐ形エミッタ層）、（１０６）
は０７０部のメサ１１与、（１０７）はダイオード部の
メサ溝、（１０Ｂ＞は第１導電形を有し不純物濃度が第
１ベース層および第３ベース層の不純物濃度より高い領
域（Ｎ” 須城）、（１０９）は制御電極（ゲートメタ
ライズ電極）、（１１０）は第１主電極（カソードメタ
ライズ成極） 、（ｍ）は第２主電極（アノードメタラ
イズ％、極） 、（二２）は共通主電極（共通メタライ
ズ電極）、（１２０）、（１２１）、 （１２２）は第
１主電極からの内部配！（カソード内部配線）である。 なお、各図中同一符号は同一または相当部分を示す０
の実施例の平面図、第３図は（）Ｔｏとフライホイール
ダイオードの逆並列接続結腺図である。 図において、（１００）はチップ、（：ＬＯＯａ）は０
７０部、（ｌｏｏｂ）はダイオード部、（ｌｏｌ＆ ）
は第１ベース層（Ｃ）Ｔｏ部のＮ形ベース層）、（１０
１ｂ）は第３ベース７１（ダイオード部のＮ形ベース層
）、（１０２）は第２ベース層（Ｐ形ベース層）、（１
０３）は第１エミッタ層（Ｐ形エミッタＪｔ４ ）、（
１０４）は第２エミッタ層（Ｎ形エミッタ層）、（１０
５）は第３エミッタ層（Ｐ形エミッタ層）、（１０６）
は０７０部のメサ１１与、（１０７）はダイオード部の
メサ溝、（１０Ｂ＞は第１導電形を有し不純物濃度が第
１ベース層および第３ベース層の不純物濃度より高い領
域（Ｎ” 須城）、（１０９）は制御電極（ゲートメタ
ライズ電極）、（１１０）は第１主電極（カソードメタ
ライズ成極） 、（ｍ）は第２主電極（アノードメタラ
イズ％、極） 、（二２）は共通主電極（共通メタライ
ズ電極）、（１２０）、（１２１）、 （１２２）は第
１主電極からの内部配！（カソード内部配線）である。 なお、各図中同一符号は同一または相当部分を示す０
Claims (7)
- （１）第１導電形の第１ベース層とこの第１ベース層の
両側に隣接して形成された第２導電形の第２ベース層お
よび第１エミッタ層と上記第２ベース層の表面部に部分
的に形成された第１導電形の第２エミッタ層と上記第２
ベース層の表面、上記第２のエミッタ層の表面および上
記第１ベース層と上記第１エミッタ層との表面にそれぞ
れオーミック接触するように形成された制御電極、第１
主電極および共通主電極とを備えたゲートターンオフサ
イリスタ部、ならびにこのゲートターンオフサイリスタ
部の上記第１ベース層に連なる第１導電形の第３ベース
層とこの第３ベース層の上記第２ベース層と同じ側の表
面部に形成された第２導電形の第３エミッタ層と上記第
３ベース層の表面にオーミック接触するように上記共通
主電極と一体に形成された共通主電極と上記第３エミッ
タ層の表面にオーミック接触するように形成された第２
主電極とを備えたダイオード部が１つのチップ内に形成
されていることを特徴とする複合形半導体素子。 - （２）第２エミッタ層が櫛形状に形成され第２ベース層
と第２エミッタ層とが互いに入り組んだ形状になるよう
に形成されていることを特徴とする特許請求の範囲第１
項記載の複合形半導体素子。 - （３）ゲートターンオフサイリスタ部とダイオード部と
が隣り合つて並置されていることを特徴とする特許請求
の範囲第１項または第２項記載の複合形半導体素子。 - （４）ゲートターンオフサイリスタ部の第１主電極から
の内部配線の引き出し方向に、ゲートターンオフサイリ
スタ部に隣接してダイオード部が配置されていることを
特徴とする特許請求の範囲第３項記載の複合形半導体素
子。 - （５）ゲートターンオフサイリスタ部とダイオード部と
をそれぞれ取り囲むように形成されガラスパッシベーシ
ョンが施された独立のメサ溝を設けたことを特徴とする
特許請求の範囲第３項または第４項記載の複合形半導体
素子。 - （６）ゲートターンオフサイリスタ部およびダイオード
部のそれぞれのメサ溝の外側を第１導電形を有し不純物
濃度が第１ベース層および第３ベース層の不純物濃度よ
り高い領域にしたことを特徴とする特許請求の範囲第５
項記載の複合形半導体素子。 - （７）メサ溝の外側でダイシングして個々のチップに分
割したことを特徴とする特許請求の範囲第５項または第
６項記載の複合形半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19615484A JPS6173372A (ja) | 1984-09-17 | 1984-09-17 | 複合形半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19615484A JPS6173372A (ja) | 1984-09-17 | 1984-09-17 | 複合形半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6173372A true JPS6173372A (ja) | 1986-04-15 |
Family
ID=16353102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19615484A Pending JPS6173372A (ja) | 1984-09-17 | 1984-09-17 | 複合形半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6173372A (ja) |
-
1984
- 1984-09-17 JP JP19615484A patent/JPS6173372A/ja active Pending
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