JPS6173360A - 半導体メモリパツケ−ジ - Google Patents
半導体メモリパツケ−ジInfo
- Publication number
- JPS6173360A JPS6173360A JP59194675A JP19467584A JPS6173360A JP S6173360 A JPS6173360 A JP S6173360A JP 59194675 A JP59194675 A JP 59194675A JP 19467584 A JP19467584 A JP 19467584A JP S6173360 A JPS6173360 A JP S6173360A
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- JP
- Japan
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- package
- memory
- semiconductor
- packages
- density
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/144—Stacked arrangements of planar printed circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は小形情報処理装置等に用いられる半導体メモリ
パッケージに係り、特に多数の半導体メモリパッケージ
を前記装置内のバックボードに高密度に林立するのに好
適なメモリパッケージに関する。
パッケージに係り、特に多数の半導体メモリパッケージ
を前記装置内のバックボードに高密度に林立するのに好
適なメモリパッケージに関する。
本発明に最も近い公知例として、特開昭５８−１２５７
９９号公報に記載のように電子部品実装面を互いに向か
い合せて一体化したパッケージとなっていた。しかし、
互いに向かい合う部品実装面の部品の高さが同じである
場合には配慮されていなかった。
９９号公報に記載のように電子部品実装面を互いに向か
い合せて一体化したパッケージとなっていた。しかし、
互いに向かい合う部品実装面の部品の高さが同じである
場合には配慮されていなかった。
本発明の目的は小形情報処理装置等において、単位容積
当りのメモリ容量の密度を向上させることができる高密
度半導体メモリパッケージを提供することにある。
当りのメモリ容量の密度を向上させることができる高密
度半導体メモリパッケージを提供することにある。
半導体ＩＣメモリパッケージにはフラットタイプ又はリ
ードレスチップキャリアタイプ等、リードを印刷配線板
の孔に通さずに実装できるタイプがある。従って、１枚
の印刷配線板上の両面に前記半導体ＩＣメモリを実装す
る方法は容易に考えられるが、２面実装では実装作業が
平面的でないため作業性が悪い。又、前記公知例におい
て、互いに向かい合う部品実装面の部品の高さが同じで
ある場合には相互の部品間に放熱のための空間が必要で
構造的強度において無視できない。
ードレスチップキャリアタイプ等、リードを印刷配線板
の孔に通さずに実装できるタイプがある。従って、１枚
の印刷配線板上の両面に前記半導体ＩＣメモリを実装す
る方法は容易に考えられるが、２面実装では実装作業が
平面的でないため作業性が悪い。又、前記公知例におい
て、互いに向かい合う部品実装面の部品の高さが同じで
ある場合には相互の部品間に放熱のための空間が必要で
構造的強度において無視できない。
以上の問題点を解決し、前記目的を達成するために本発
明による半導体ＩＣメモリパッケージは２枚の印刷配線
板上に前記半導体ＩＣメモリを搭載したＡとＢのメモリ
パッケージの部品実装面と反対の面を互いに向かい合わ
せて、当該メモリパッケージ間に一様な絶縁物を挿入し
て一体化した高密度半導体メモリパッケージである。
明による半導体ＩＣメモリパッケージは２枚の印刷配線
板上に前記半導体ＩＣメモリを搭載したＡとＢのメモリ
パッケージの部品実装面と反対の面を互いに向かい合わ
せて、当該メモリパッケージ間に一様な絶縁物を挿入し
て一体化した高密度半導体メモリパッケージである。
以下、本発明の一芙施例を第１図、第２図により説明す
る。第１図に示す２枚の２層印刷配線板７．８の各々に
半導体ＩＣメモリ３、バイパス用コンデンサ４等、必要
な電子部品を搭載したメモリパッケージ１と２を第２図
に示す如く、部品実装面とは反対の面を互いに向かい合
わせたその間に一様な絶縁物１２を挿入し、ハトメ１１
で一体化して高密度半導体メモリパッケージ１０を構成
する。尚、２層印刷配線板７．８上の孔６および実装位
置５は各々ハトメ１１の挿入孔、外部接？テ用コ坏りタ
９の取付位置を示す。又絶縁物１２に接着材を用い艶縁
と一体化のための構成品として兼用してもよい。更には
印刷配線板７．８０２枚が絶縁物１２で絶縁され、かつ
、コネクタ９により各々個別に外部と接続されるため一
体化構成後の高密度半導体メモリパッケージ１０の印刷
配線板７と８の間には電気的接続用の孔はない。以上本
実施例によれば、半導体ＩＣメモリ３等電気部品の実装
作業が平面的に実施できるので貴意作業に向いている。
る。第１図に示す２枚の２層印刷配線板７．８の各々に
半導体ＩＣメモリ３、バイパス用コンデンサ４等、必要
な電子部品を搭載したメモリパッケージ１と２を第２図
に示す如く、部品実装面とは反対の面を互いに向かい合
わせたその間に一様な絶縁物１２を挿入し、ハトメ１１
で一体化して高密度半導体メモリパッケージ１０を構成
する。尚、２層印刷配線板７．８上の孔６および実装位
置５は各々ハトメ１１の挿入孔、外部接？テ用コ坏りタ
９の取付位置を示す。又絶縁物１２に接着材を用い艶縁
と一体化のための構成品として兼用してもよい。更には
印刷配線板７．８０２枚が絶縁物１２で絶縁され、かつ
、コネクタ９により各々個別に外部と接続されるため一
体化構成後の高密度半導体メモリパッケージ１０の印刷
配線板７と８の間には電気的接続用の孔はない。以上本
実施例によれば、半導体ＩＣメモリ３等電気部品の実装
作業が平面的に実施できるので貴意作業に向いている。
又、印刷配線板７゜８の２枚を貼り合わせ一体化してい
るため構造的強度は印刷配線板７又は８が独立した１枚
に比べ強いので１枚当りの厚さを１．６ｍから約０．８
鯉程度に材料を薄くできること、１枚の多層配線板（４
層以上）より分歩りがよいこと。以上のことから１枚の
多層配線板を用いた場合に比べ２枚の２層印刷配線板７
，８を用いて一体化した高密度半導体メモリパッケージ
１０のコスト低減の効果がある。更には前記公知例にお
ける実施例では組立後の不良部品の交換が容易でないが
本発明の実施例では部品実装面が外側を向いているため
不良部品の交換を簡単にできる効果がある。
るため構造的強度は印刷配線板７又は８が独立した１枚
に比べ強いので１枚当りの厚さを１．６ｍから約０．８
鯉程度に材料を薄くできること、１枚の多層配線板（４
層以上）より分歩りがよいこと。以上のことから１枚の
多層配線板を用いた場合に比べ２枚の２層印刷配線板７
，８を用いて一体化した高密度半導体メモリパッケージ
１０のコスト低減の効果がある。更には前記公知例にお
ける実施例では組立後の不良部品の交換が容易でないが
本発明の実施例では部品実装面が外側を向いているため
不良部品の交換を簡単にできる効果がある。
第２図に示した高密度半導体メモリパッケージ１０の全
体の厚さαはｂ ＋ ２ｃ ＋ ２ｄである。ここでｂ
は絶縁物１２の厚さ、Ｃは２層印刷配線板７および８の
厚さ、ｄは半導体ＩＣメモリ５の高さで、その他の部品
の高さは半導体ＩＣ’メモリ３より低いとして、ｂ、ｃ
、ｄの寸法を各々、α４ 、０．８゜五２とするとαは
８．４となる（単位は■以下同様）。
体の厚さαはｂ ＋ ２ｃ ＋ ２ｄである。ここでｂ
は絶縁物１２の厚さ、Ｃは２層印刷配線板７および８の
厚さ、ｄは半導体ＩＣメモリ５の高さで、その他の部品
の高さは半導体ＩＣ’メモリ３より低いとして、ｂ、ｃ
、ｄの寸法を各々、α４ 、０．８゜五２とするとαは
８．４となる（単位は■以下同様）。
更に電子部品面を互いに向かい合わせ一体化した半導体
メモリパッケージ１３０例を第３図に示す。半導体ＩＣ
メモリ３の間に放熱に必要な空間ｆを設けるためスペー
サ１４．コネクタ１５．ハトメ１１で固定している。こ
のとき当該品の厚さα′は２ｃ’＋ ２ｄ ＋ ２ｅ
＋ ｆである。α′は２層印刷配線板の厚さで、空間ｆ
を設けたため構造的強度が弱いため第２図の厚さＣと比
較し厚い。ｅはパドメの厚さを示す。ｃ’、ｄ、ｅ、ｆ
の寸法を各々、ｔ６゜５．２ 、１．５ 、５．０とす
るとα′は１５．６となる。本発明によれば、高密度半
導体メモリパッケージ１０を情報処理装置等のバックボ
ードに（図示省略）高密度に林立させるためには放熱の
ため隣との半導体ＩＣメモリ間の空間を第３図のｆと同
じく３とすると、当該品の最小実装間隔はα＋３−１１
．４である。対して、第３図の半導体メモリパッケージ
１３を同様に実装した場合は隣との構造的に必要な空間
を１とすると、当該品の最小実装間隔は４’＋１”１６
．６である。従って、本発明による前者が公知例による
後者より最小実装間隔が５．２だけ小さいので高密度実
装ができる効果がある。
メモリパッケージ１３０例を第３図に示す。半導体ＩＣ
メモリ３の間に放熱に必要な空間ｆを設けるためスペー
サ１４．コネクタ１５．ハトメ１１で固定している。こ
のとき当該品の厚さα′は２ｃ’＋ ２ｄ ＋ ２ｅ
＋ ｆである。α′は２層印刷配線板の厚さで、空間ｆ
を設けたため構造的強度が弱いため第２図の厚さＣと比
較し厚い。ｅはパドメの厚さを示す。ｃ’、ｄ、ｅ、ｆ
の寸法を各々、ｔ６゜５．２ 、１．５ 、５．０とす
るとα′は１５．６となる。本発明によれば、高密度半
導体メモリパッケージ１０を情報処理装置等のバックボ
ードに（図示省略）高密度に林立させるためには放熱の
ため隣との半導体ＩＣメモリ間の空間を第３図のｆと同
じく３とすると、当該品の最小実装間隔はα＋３−１１
．４である。対して、第３図の半導体メモリパッケージ
１３を同様に実装した場合は隣との構造的に必要な空間
を１とすると、当該品の最小実装間隔は４’＋１”１６
．６である。従って、本発明による前者が公知例による
後者より最小実装間隔が５．２だけ小さいので高密度実
装ができる効果がある。
更に、本発明によれば２枚の２層印刷配線板７と８を一
体化しているが、これらの間には電気的接続孔がないた
め孔の位置合せ精度が不要である。これに比べ１枚の多
層印刷配線板の場合は孔の位置合せ精度が要求されるの
で高価であり、２枚の２層印刷配線板７．８を用い一体
化した方が安価にできる効果がある。
体化しているが、これらの間には電気的接続孔がないた
め孔の位置合せ精度が不要である。これに比べ１枚の多
層印刷配線板の場合は孔の位置合せ精度が要求されるの
で高価であり、２枚の２層印刷配線板７．８を用い一体
化した方が安価にできる効果がある。
第１図は本発明の一実施例の前段階のメモリパッケージ
組立図、第２図は同じく高密産生導体メモリパッケージ
構成図、第３図は従来の場合の高密度半導体メモリーパ
ッケージ構成図である。 １．２・・・メモリパッケージ、 ３・・・半導体ＩＣメモリ、 ７．８・・・２層印刷配線板、 ９・・・コネクタ、 １１・・・コネクタ、 １２・・・絶縁物。 オ・ ７ 図 ′に′２呂 Ｘ３（ｉ２１
組立図、第２図は同じく高密産生導体メモリパッケージ
構成図、第３図は従来の場合の高密度半導体メモリーパ
ッケージ構成図である。 １．２・・・メモリパッケージ、 ３・・・半導体ＩＣメモリ、 ７．８・・・２層印刷配線板、 ９・・・コネクタ、 １１・・・コネクタ、 １２・・・絶縁物。 オ・ ７ 図 ′に′２呂 Ｘ３（ｉ２１
Claims (1)
- １、印刷配線板上に、半導体ＩＣメモリを搭載したＡと
Ｂのメモリパッケージの部品実装面とは反対の面を互い
に向かい合わせて、当該メモリパッケージ間に一様な絶
縁物を挿入して一体化したことを特徴とする半導体メモ
リパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59194675A JPS6173360A (ja) | 1984-09-19 | 1984-09-19 | 半導体メモリパツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59194675A JPS6173360A (ja) | 1984-09-19 | 1984-09-19 | 半導体メモリパツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6173360A true JPS6173360A (ja) | 1986-04-15 |
Family
ID=16328424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59194675A Pending JPS6173360A (ja) | 1984-09-19 | 1984-09-19 | 半導体メモリパツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6173360A (ja) |
-
1984
- 1984-09-19 JP JP59194675A patent/JPS6173360A/ja active Pending
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