JPS6172917U - - Google Patents

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JPS6172917U
JPS6172917U JP15567084U JP15567084U JPS6172917U JP S6172917 U JPS6172917 U JP S6172917U JP 15567084 U JP15567084 U JP 15567084U JP 15567084 U JP15567084 U JP 15567084U JP S6172917 U JPS6172917 U JP S6172917U
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JP
Japan
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circuit
amplifiers
differential
resistor
differential push
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JP15567084U
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【図面の簡単な説明】
第1図は本考案の一実施の説明図、第2図は本
考案の他の実施例の説明図、第3図は本考案のさ
らに他の実施例の説明図、第4図は従来の差動プ
ツシユプル回路の説明図、第5図は従来の他の差
動プツシユプル回路の説明図である。 11,11′,21,31,41…第1の差動
接続回路、12,12′,13,13′,22,
23,32,33,42,43…増幅器、14,
14′,24,34,44…第2の差動接続回路
、15,15′,16,16′,25,26,3
5,36,45,46…増幅器、17,27,3
7,47…抵抗回路、121,131,221,
231,32,33…Nチヤネル・デプレシヨン
形FET(FET)、151,161,251,
261,35,36…Pチヤネル・デプレツシヨ
ン形FET(FET)、122,132,222
,232,45,46…PNP形バイポーラトラ
ンジスタ、152,162,252,262,4
2,43…NPN形バイポーラトランジスタ、1
23,133,153,163,171,271
〜274,371,471〜474…抵抗、48
,49…バイアス回路。

Claims (1)

  1. 【実用新案登録請求の範囲】 (1) 増幅器を2個差動接続した第1の差動接続
    回路とこの第1の差動接続回路とコンプリメンタ
    リな第2の差動接続回路とを抵抗回路で結合した
    差動プツシユプル回路において、 前記各増幅器を、ゲートに入力が加えられ、ソ
    ースが抵抗回路に接続されるテプレツシヨン特性
    を有するFETと、このFETのドレイン電流を
    検出、増幅し、そのソースに出力するバイポーラ
    トランジスタからなる回路で構成したことを特徴
    とする差動プツシユプル回路。 (2) 前記抵抗回路が、一端が共通に接続され、
    他端が前記各増幅器のFETのソースにそれぞれ
    接続される4個のインピーダンスからなることを
    特徴とする実用新案登録請求の範囲第1項記載の
    差動プツシユプル回路。 (3) 前記各増幅器が、それらを構成するバイポ
    ーラトランジスタのベースとエミツタ間にバイア
    ス調整用の抵抗を設けるようにしたことを特徴と
    する実用新案登録請求の範囲第1項又は第2項記
    載の差動プツシユプル回路。
JP15567084U 1984-10-17 1984-10-17 Pending JPS6172917U (ja)

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JPS6172917U true JPS6172917U (ja) 1986-05-17

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