JPS6165341A - ハードウエアマツチヤ装置 - Google Patents
ハードウエアマツチヤ装置Info
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- JPS6165341A JPS6165341A JP60193291A JP19329185A JPS6165341A JP S6165341 A JPS6165341 A JP S6165341A JP 60193291 A JP60193291 A JP 60193291A JP 19329185 A JP19329185 A JP 19329185A JP S6165341 A JPS6165341 A JP S6165341A
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- 238000010586 diagram Methods 0.000 description 2
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- 230000001934 delay Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3636—Software debugging by tracing the execution of the program
- G06F11/364—Software debugging by tracing the execution of the program tracing values on a bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
- G06F11/3466—Performance evaluation by tracing or monitoring
- G06F11/348—Circuit details, i.e. tracer hardware
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
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- G06F11/3648—Software debugging using additional hardware
-
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- G06F11/00—Error detection; Error correction; Monitoring
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- G06F11/25—Testing of logic operation, e.g. by logic analysers
-
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔利用分野〕
本発明は、ソフトウェア開発システム、詳述すると試験
目的用プロセッサの通常の動作を中断すルタめの装置に
関する。
目的用プロセッサの通常の動作を中断すルタめの装置に
関する。
どのようなソフトウェア開発装置もその基本的特徴は、
特定のソフトウェア事象の発生の際、中央処理装置の処
理を一時的に停止できる（ブレークポイント）ことであ
る。ブレークポイントを遂行する１つの方法は、メモリ
内の所望の位置に達したとき、プログラムの実行をその
点で凍結させるため停止または中断命令に遭遇するよう
に、メモリ内のプｏ、ｆｆラム命令を実際に変更するこ
とである。
特定のソフトウェア事象の発生の際、中央処理装置の処
理を一時的に停止できる（ブレークポイント）ことであ
る。ブレークポイントを遂行する１つの方法は、メモリ
内の所望の位置に達したとき、プログラムの実行をその
点で凍結させるため停止または中断命令に遭遇するよう
に、メモリ内のプｏ、ｆｆラム命令を実際に変更するこ
とである。
この方法は、命令の実行しか検出できない。本方法は、
メモリ内の特定のデータワードのアクセスまた番ま特定
の入力／出力ポートのアクセスを検出できない。これは
、この種のソフトウェアブレークポイントの主たる欠陥
である。
メモリ内の特定のデータワードのアクセスまた番ま特定
の入力／出力ポートのアクセスを検出できない。これは
、この種のソフトウェアブレークポイントの主たる欠陥
である。
メモリデータワードアクセスまたは入力／出力ボートア
クセスの検出は、ハードウェアマツチャによりもつとも
よく遂行される。ハードウェアマツチャは、システムの
アドレスおよびデータバスを監視し、これらのバスへの
アクセスに際して存在するピットパターンを予め限定さ
れたビットパターンと比較し、比較整合の指示を発生す
る装置である。
クセスの検出は、ハードウェアマツチャによりもつとも
よく遂行される。ハードウェアマツチャは、システムの
アドレスおよびデータバスを監視し、これらのバスへの
アクセスに際して存在するピットパターンを予め限定さ
れたビットパターンと比較し、比較整合の指示を発生す
る装置である。
ハードウェアマツチャを実施する１つの方法は、排他的
ＯＲゲートおよびマグニチュードコンパレータを備える
ことである。排他的ＯＲゲートおよびコンパレータ装置
は、普通、単位チップ当り４ビツトを取り扱うようにパ
ッケージされるから、これらの装置を採用するマツチャ
は、近代の処理システムの大形のバスサイズに順応させ
るためには大幅に拡張されねばならない。このような形
態においては多数のチップが必要とされるから、過大の
電力消費と熱幅射が起こる。加えて、ゲート中の信号伝
搬の遅延の問題が起こる。さらに、多量の部品のため大
きな物理的スペースが必要となる。
ＯＲゲートおよびマグニチュードコンパレータを備える
ことである。排他的ＯＲゲートおよびコンパレータ装置
は、普通、単位チップ当り４ビツトを取り扱うようにパ
ッケージされるから、これらの装置を採用するマツチャ
は、近代の処理システムの大形のバスサイズに順応させ
るためには大幅に拡張されねばならない。このような形
態においては多数のチップが必要とされるから、過大の
電力消費と熱幅射が起こる。加えて、ゲート中の信号伝
搬の遅延の問題が起こる。さらに、多量の部品のため大
きな物理的スペースが必要となる。
それゆえ、これらの手法は、増々大容量のアドレスおよ
びデータバスを有する新世代のマイクロプロセッサと使
用されるのは実際的でない。
びデータバスを有する新世代のマイクロプロセッサと使
用されるのは実際的でない。
本発明のソフトウェア開発システムは、プログラムの実
行を制御するＣＰＵを有する。マツチャ回路は、サンプ
ルバスバスを監視するためＣＰＵサンプルバスに接続さ
れており、バスの値と予定された可変ないしプルグラム
可能なディジタル値との整合を指示する。
行を制御するＣＰＵを有する。マツチャ回路は、サンプ
ルバスバスを監視するためＣＰＵサンプルバスに接続さ
れており、バスの値と予定された可変ないしプルグラム
可能なディジタル値との整合を指示する。
記憶装置が設けられ、これがサンプルバスおよびプロセ
ッサに接続されている。記憶装置は、プロセッサがサン
プルバス値の値との整合のために選んだ予定されたディ
ジタル値を記憶する。サンプルバス値は、予定されたデ
ィジタル値の１つを得るため、アドレスとして記憶装置
に加えられる。
ッサに接続されている。記憶装置は、プロセッサがサン
プルバス値の値との整合のために選んだ予定されたディ
ジタル値を記憶する。サンプルバス値は、予定されたデ
ィジタル値の１つを得るため、アドレスとして記憶装置
に加えられる。
コンパレータがプロセッサと記憶装置に接続されている
。コンパレータは、プロセッサおよび記憶装置の１つの
予定されたディジタル値に応答して、サンプルバスのデ
ィジタル値がプロセッサにより遠ばれた値の範囲内にあ
ることを指示する範囲盤台信号を発生ずる。
。コンパレータは、プロセッサおよび記憶装置の１つの
予定されたディジタル値に応答して、サンプルバスのデ
ィジタル値がプロセッサにより遠ばれた値の範囲内にあ
ることを指示する範囲盤台信号を発生ずる。
コンパレータはまた、プロセッサの制御下で、１つの予
定されたディジタル値に応答して、サンプルバスのディ
ジタル値がプロセッサにより選ばれた特定のディジタル
値に整合することを指示する１または複数の正確整合信
号を発生する。
定されたディジタル値に応答して、サンプルバスのディ
ジタル値がプロセッサにより選ばれた特定のディジタル
値に整合することを指示する１または複数の正確整合信
号を発生する。
第１図を参照すると、マツチャハードウェアを制御する
プロセッサ（図示せず）とランダムアクセスメモリ（Ｒ
ＡＭ）装置間の接続が図示されている。ＲＡＭ装置は、
他の大きさのものでも動作し得るが、各々２５６×４ビ
ツトのスタティックＲＡＭ装置である。データＩＮバス
ＤＩＯ−ＤＩ３は、ＲＡＭ装置゛２０、のＤＯ−Ｄ３人
力を介してプロセッサおよびＲＡＭ装Ｍ２０間に接続さ
れている。さらに、データＯＯＴバスが、データ人力Ｄ
Ｏ−Ｄ３を介してＲＡＭ装置２０に接続されている。プ
ロセッサの８ピツ）幅アドレスバスが２−１マルチプレ
クサ１０に接続されて示されている。８ビツトサンプル
バスもマルチプレクサ１０に接続されている。このサン
プルバスは、ハードウェアマツチャ回路がつねに特定の
値について試験しているバスである。ロード信号リード
上のプロセッサからの信号で、どのバスがマルチプレク
サ１０を介してＲＡＭ装置２０にゲートされるかを制御
している。さらに、プロセッサからの書込みイネーブル
リード上の信号で、ＲＡＭ２０が書き込まれるか読み取
られるかを制御する。
プロセッサ（図示せず）とランダムアクセスメモリ（Ｒ
ＡＭ）装置間の接続が図示されている。ＲＡＭ装置は、
他の大きさのものでも動作し得るが、各々２５６×４ビ
ツトのスタティックＲＡＭ装置である。データＩＮバス
ＤＩＯ−ＤＩ３は、ＲＡＭ装置゛２０、のＤＯ−Ｄ３人
力を介してプロセッサおよびＲＡＭ装Ｍ２０間に接続さ
れている。さらに、データＯＯＴバスが、データ人力Ｄ
Ｏ−Ｄ３を介してＲＡＭ装置２０に接続されている。プ
ロセッサの８ピツ）幅アドレスバスが２−１マルチプレ
クサ１０に接続されて示されている。８ビツトサンプル
バスもマルチプレクサ１０に接続されている。このサン
プルバスは、ハードウェアマツチャ回路がつねに特定の
値について試験しているバスである。ロード信号リード
上のプロセッサからの信号で、どのバスがマルチプレク
サ１０を介してＲＡＭ装置２０にゲートされるかを制御
している。さらに、プロセッサからの書込みイネーブル
リード上の信号で、ＲＡＭ２０が書き込まれるか読み取
られるかを制御する。
プロセッサは、マイクロプロセッサ、ハードワイヤード
論理回路またはプロセスコントローラノような中央処理
装置を備えることができる。整合機能が遂行されるべき
ことが決定されると、プロセッサは、整合されるべきア
ドレスを選択し、そのアドレスをアドレスバスを介して
ＲＡＭ装置２０に伝達する。次に、プロセッサは、デー
タＩＮバスを介して、整合されるべきアドレスの位置に
書込みイネーブルリードによって論理１を書き込む。プ
ロセッサは、データＩＮバスＤ Ｉ Ｏ−ＤＩ３を介し
てこのアドレスの内容を読み取って、特定の位置の軟部
を試験することができる。マルチプレクサ１０は、８バ
イトバスを介してＲＡＭ装置２０に接続される。プロセ
ッサがＲＡＭ装置２゜に書込みを行なっていないとき、
ｐ−ド信号リードは、サンプルバスが整合のだめの比較
のため ′ＲＡＭ装置にゲートされるようになされ
る。
論理回路またはプロセスコントローラノような中央処理
装置を備えることができる。整合機能が遂行されるべき
ことが決定されると、プロセッサは、整合されるべきア
ドレスを選択し、そのアドレスをアドレスバスを介して
ＲＡＭ装置２０に伝達する。次に、プロセッサは、デー
タＩＮバスを介して、整合されるべきアドレスの位置に
書込みイネーブルリードによって論理１を書き込む。プ
ロセッサは、データＩＮバスＤ Ｉ Ｏ−ＤＩ３を介し
てこのアドレスの内容を読み取って、特定の位置の軟部
を試験することができる。マルチプレクサ１０は、８バ
イトバスを介してＲＡＭ装置２０に接続される。プロセ
ッサがＲＡＭ装置２゜に書込みを行なっていないとき、
ｐ−ド信号リードは、サンプルバスが整合のだめの比較
のため ′ＲＡＭ装置にゲートされるようになされ
る。
サンプルバスがマルチプレクサ１０を介してＲＡＭ装置
２０にゲートされる度に、ＲＡＭの特定の４ビツトデー
タワードがアクセスされる。このアクセスされたワード
の内容がプロセッサにより論理１でプリセットされてい
ると、これは、その特定のアドレスとサンプルとの整合
が起こったことを指示する。データアウトバスは、適当
なデータＯＵＴリード上に１を含む。この特定のアドレ
スがアクセスされた結果として、４ビツトデータワード
がメモリから読み出され、ＤＯＯ−ＤＯ３リードを介し
て伝送される。これは、整合が起こったことを指示する
。論理１でプリセットされた各アドレスの内容は、その
特定のアドレス上の整合を指示する。そのとき、そのア
ドレスは、サンプルバス上に存在する。それゆえ、ある
数ないし範囲のアドレスが、１群のアドレスを論理１に
書込みプリセットすることにより整合され得る。
２０にゲートされる度に、ＲＡＭの特定の４ビツトデー
タワードがアクセスされる。このアクセスされたワード
の内容がプロセッサにより論理１でプリセットされてい
ると、これは、その特定のアドレスとサンプルとの整合
が起こったことを指示する。データアウトバスは、適当
なデータＯＵＴリード上に１を含む。この特定のアドレ
スがアクセスされた結果として、４ビツトデータワード
がメモリから読み出され、ＤＯＯ−ＤＯ３リードを介し
て伝送される。これは、整合が起こったことを指示する
。論理１でプリセットされた各アドレスの内容は、その
特定のアドレス上の整合を指示する。そのとき、そのア
ドレスは、サンプルバス上に存在する。それゆえ、ある
数ないし範囲のアドレスが、１群のアドレスを論理１に
書込みプリセットすることにより整合され得る。
マツチャの技術において、ある範囲は、上限および下限
間のすべての値により限定される。これらの両眼間のす
べでの値は、２進ＲＡＭアドレスに変換し得る。ＲＡＭ
内のこれらのアドレスの各々は、この特電のア゛ドレス
が上限および下限の範凹内にあることを指示するように
論理１でプログラム設定し得る。上に示したように、選
択された範Ｍ内ノア）’レスの２進値を表わすサンプル
バス上の任意のパターンに対して整合が生ずる。
間のすべての値により限定される。これらの両眼間のす
べでの値は、２進ＲＡＭアドレスに変換し得る。ＲＡＭ
内のこれらのアドレスの各々は、この特電のア゛ドレス
が上限および下限の範凹内にあることを指示するように
論理１でプログラム設定し得る。上に示したように、選
択された範Ｍ内ノア）’レスの２進値を表わすサンプル
バス上の任意のパターンに対して整合が生ずる。
８ビツト幅の整合を遂行する回路が、第１図に示されて
いる。マツチャ回路は、８ビツトより大きい値の場合は
より複雑となる。
いる。マツチャ回路は、８ビツトより大きい値の場合は
より複雑となる。
第２図は、幅２４ビットの値の際のマツチャ装置を示し
ている。プロセッサまたはその他の回路に対する２４ビ
シト幅サンプルバスは、３つの８ビツト量に分割される
。サンプルバスの最初の８ビツトすなわちビット０〜７
は、マルチプレクサ１０１に接続される。第２の８ビツ
ト群すなわちビット８〜１５は、マルチプレクサ１０２
に接続され、第３の８ビツト群すなわちビット１６〜２
３はマルチプレクサ１０３に接続される。マルチプレク
サ１０１は、８ビツトバスを介してＲＡＭ１１１にＩ続
され、マルチプレクサ１０２は、その８ピツＦバスを介
してＲＡＭ１１２に接続され、マルチプレクサ１０３は
、８ピツトバスを介してＲＡＭ１１ Ｓに接続される。
ている。プロセッサまたはその他の回路に対する２４ビ
シト幅サンプルバスは、３つの８ビツト量に分割される
。サンプルバスの最初の８ビツトすなわちビット０〜７
は、マルチプレクサ１０１に接続される。第２の８ビツ
ト群すなわちビット８〜１５は、マルチプレクサ１０２
に接続され、第３の８ビツト群すなわちビット１６〜２
３はマルチプレクサ１０３に接続される。マルチプレク
サ１０１は、８ビツトバスを介してＲＡＭ１１１にＩ続
され、マルチプレクサ１０２は、その８ピツＦバスを介
してＲＡＭ１１２に接続され、マルチプレクサ１０３は
、８ピツトバスを介してＲＡＭ１１ Ｓに接続される。
ＲＡＭ１１１〜１１′５のデータＯＵＴリードは、符号
Ａ−Ｌが付されており、プログラマブルｐシックアレイ
（ＰＬＡ）に接続される。プルグラマプルロジックアレ
イ１２０は、２４ビツトサンプルバスに対して４つの正
確整合出力を提供する。すなわち、４つの特定の正確な
値がサンプルバスの値と比較され、盤台が存在するかど
うかを決定できる。
Ａ−Ｌが付されており、プログラマブルｐシックアレイ
（ＰＬＡ）に接続される。プルグラマプルロジックアレ
イ１２０は、２４ビツトサンプルバスに対して４つの正
確整合出力を提供する。すなわち、４つの特定の正確な
値がサンプルバスの値と比較され、盤台が存在するかど
うかを決定できる。
４つの正確整合の代わりに、ＰＬＡｌ ２０は、上述し
たところと同様に範囲整合を行なうことができる。ＲＡ
Ｍ１１１〜１１３は、第１図に示される態様と同様な態
様でプログラム設定できる。
たところと同様に範囲整合を行なうことができる。ＲＡ
Ｍ１１１〜１１３は、第１図に示される態様と同様な態
様でプログラム設定できる。
このプログラム設定により、回路が整合すべきア −ド
レスの範囲が指示される。ＰＬＡ１２０は、Ｓｉｇｎｅ
ｔｌｅｓ社製の集積回路部品＆ ８２８ ／ ００で実
施できる。
レスの範囲が指示される。ＰＬＡ１２０は、Ｓｉｇｎｅ
ｔｌｅｓ社製の集積回路部品＆ ８２８ ／ ００で実
施できる。
８ビツト量はバイトと称される。整合は、サンプル値の
最上位ディジットを比較することにより遂行される。サ
ンプル値の最上位ディジット［［。
最上位ディジットを比較することにより遂行される。サ
ンプル値の最上位ディジット［［。
較されるときには数個の可能性が存在する。第１の可能
性は、サンプル値の最上位ディジットが下限界値の最上
位ディジットと等しい場合である。
性は、サンプル値の最上位ディジットが下限界値の最上
位ディジットと等しい場合である。
第２は、サンプル値の最上位ディジットが下限界値の最
上位ディジットと等しい場合である。第３は、サンプル
の最上位ディジットが、下限界値および下限界値の最上
位ディジットと等しい場合である。第４は、サンプル値
の最上位ディジットが、下限の最上位デイジツＦと上限
の最上位ディジット間にある場合（すなわち範囲内）で
ある。最後に、最上位ディジットのサンプル値が、上述
のいずれでもない場合、したがって範囲外の場合である
。
上位ディジットと等しい場合である。第３は、サンプル
の最上位ディジットが、下限界値および下限界値の最上
位ディジットと等しい場合である。第４は、サンプル値
の最上位ディジットが、下限の最上位デイジツＦと上限
の最上位ディジット間にある場合（すなわち範囲内）で
ある。最後に、最上位ディジットのサンプル値が、上述
のいずれでもない場合、したがって範囲外の場合である
。
任意の特定のディジットに対して、サンプル値は、ＲＡ
Ｍ１１１〜１１３による比較の際４つの可能な結果の１
つでなければならない。ＲＡＭ１１１〜１１３は、下記
の条件で整合するようにプルセッサによりプログラム設
定されねばならない。第１に、サンプル値が各１１ＡＭ
の下限データビット（ＤＯ）に等しい。第２に、サンプ
ル値が各ＲＡＭの下限データビットより大きい。第３に
、サンプル値が各ＲＡＭの上限データビット（Ｄ２）よ
り小さい。第４に、サンプル値が各ＲＡＭの上限データ
ビット（Ｄ３）に等しい。これらの各条件は、各ＲＡＭ
のデータＯＵＴビットの１つを使用することにより発生
される。すなわち、各ＲＡＭ１１１〜１１５のＤＯ出力
は、真のときサンプル値が下限より大きいことを指示す
る。データバイト１が真のときは、サンプル値が上限よ
り小さいことが指示される。サンプル値が下限に等しけ
れば、各ＲＡＭのＤ２は真である。最後に、サンプル値
が上限に等しければ、各ＲＡＭのＤ３出力は真である。
Ｍ１１１〜１１３による比較の際４つの可能な結果の１
つでなければならない。ＲＡＭ１１１〜１１３は、下記
の条件で整合するようにプルセッサによりプログラム設
定されねばならない。第１に、サンプル値が各１１ＡＭ
の下限データビット（ＤＯ）に等しい。第２に、サンプ
ル値が各ＲＡＭの下限データビットより大きい。第３に
、サンプル値が各ＲＡＭの上限データビット（Ｄ２）よ
り小さい。第４に、サンプル値が各ＲＡＭの上限データ
ビット（Ｄ３）に等しい。これらの各条件は、各ＲＡＭ
のデータＯＵＴビットの１つを使用することにより発生
される。すなわち、各ＲＡＭ１１１〜１１５のＤＯ出力
は、真のときサンプル値が下限より大きいことを指示す
る。データバイト１が真のときは、サンプル値が上限よ
り小さいことが指示される。サンプル値が下限に等しけ
れば、各ＲＡＭのＤ２は真である。最後に、サンプル値
が上限に等しければ、各ＲＡＭのＤ３出力は真である。
第２図に示されるように、ＲＡＭのデータ出力の各々は
、符号Ａ−Ｌが連続的に付されている。
、符号Ａ−Ｌが連続的に付されている。
範囲整合を生ずるに必要なことは、ＲＡＭの出力Ａ−Ｌ
を一群のプールの式で結合することだけであり、これに
より適当な比較が行なわれる。これは、ＡＮＤゲート、
ＯＲゲートおよびインバータの集合体であるプログラマ
ブルロジックアレイ１２０により遂行される。範囲整合
を遂行するに必要なことは、特定の値で以下の第１表に
与えられる各等式を満足させるということだけである。
を一群のプールの式で結合することだけであり、これに
より適当な比較が行なわれる。これは、ＡＮＤゲート、
ＯＲゲートおよびインバータの集合体であるプログラマ
ブルロジックアレイ１２０により遂行される。範囲整合
を遂行するに必要なことは、特定の値で以下の第１表に
与えられる各等式を満足させるということだけである。
第１表
範囲内＝Ｊ−に
−）Ｆ−Ｉ−Ｌ
＋Ａ−Ｅ−Ｈ−Ｉ−Ｌ
＋Ｂ−Ｅ−Ｈ−Ｉ−Ｌ
−ｌ−Ｇ−Ｉ−Ｌ
−１−Ｃ−Ｅ−Ｈ−Ｉ−Ｌ
＋Ｄ−Ｅ−Ｈ−Ｉ−Ｌ
−ｌ−Ｆ−Ｇ−Ｉ−Ｌ
＋Ａ−Ｅ−Ｉ（−Ｉ−Ｌ
十Ｂ−Ｅ−Ｈ−Ｉ−Ｌ
＋Ｃ−Ｅ−Ｈ−Ｉ−Ｌ
＋Ｄ−百・Ｈ−Ｉ−Ｌ
＋Ａ−Ｅ−１（−Ｉ−Ｉ。
＋Ｂ−Ｃ−Ｅ−Ｈ−１−Ｌ
＋Ｂ−Ｅ−Ｈ−Ｉ−Ｌ
第１表の式を満足させるいずれの値も、ＲＡＭ１１１〜
１１５内に特定される範囲内にある。
１１５内に特定される範囲内にある。
上述した４つの正確なマツチャで装置を得るためには、
ＰＬＡ１２０に入力される整合されたＲＡＭ制御ビット
（ＩＲおよびＯＲ）が適当な様式で操作される。次に、
各正確マツチャに対して第２表の式が満足され−ば、Ｐ
ＬＡの各出力で１つの正確整合を提供し得る。
ＰＬＡ１２０に入力される整合されたＲＡＭ制御ビット
（ＩＲおよびＯＲ）が適当な様式で操作される。次に、
各正確マツチャに対して第２表の式が満足され−ば、Ｐ
ＬＡの各出力で１つの正確整合を提供し得る。
第２表
正確整合１＝ＩＲ−Ａ−Ｅ・！
正確整合２＝ＩＲ−Ｂ−Ｆ−Ｊ
正確整合５＝ＩＲ−Ｃ−Ｇ−に
正確整合４＝ＩＲ−Ｄ−Ｈ−Ｌ
各プラス（＋）記号は論理ＯＲであり、各ピリオド（・
）は論理ＡＮＤを示し、記号上のバーはその信号の反転
であることに留意されたい。ＩＲおよびＯＲ制御ビット
を操作することにより、ＰＬＡ１２０は、範囲外整合の
代わりに範囲外指示を提供できる。
）は論理ＡＮＤを示し、記号上のバーはその信号の反転
であることに留意されたい。ＩＲおよびＯＲ制御ビット
を操作することにより、ＰＬＡ１２０は、範囲外整合の
代わりに範囲外指示を提供できる。
以上本発明を好ましい具体例について詳細に図示説明し
たが、当技術に精通したものであれば本発明の技術思想
から逸脱することなく種々の変更をなし得ることは明ら
かであろう。
たが、当技術に精通したものであれば本発明の技術思想
から逸脱することなく種々の変更をなし得ることは明ら
かであろう。
第１図は本発明のマツチャ装置の一部の詳細な接続を示
す回路図、第２図は本発明の動作原理を示す回路図であ
る。 １０：マルチプレクサ ２０：ＲＡＭ
す回路図、第２図は本発明の動作原理を示す回路図であ
る。 １０：マルチプレクサ ２０：ＲＡＭ
Claims (1)
- （１）プロセッサを有するソフトウェア開発システムに
おけるマッチャ装置において、ディジタル値を伝送する
サンプルバス手段と、該サンプルバス手段と前記プロセ
ッサに接続され、該プロセッサに応答して作動されて、
複数の予定されたディジタル値を保持し、かつ当該記憶
手段にアドレスとして供給される前記サンプルバス手段
上の情報に応答して作動され、前記の予定されたディジ
タル値の１つを発生する記憶手段と、前記プロセッサと
前記記憶手段に接続された比較手段であって、前記プロ
セッサおよび前記の１つの予定されたディジタル値に応
答して作動され、前記サンプルバスの前記ディジタル値
が前記の予定されたディジタル値の範囲内にあることに
対して第１の範囲整合信号を発生し、かつ、前記プロセ
ッサおよび前記の１つの予定されたディジタル値に応答
して作動され、前記サンプルバス手段の前記ディジタル
値が、対応する１組の前記の予定された値の１つに少な
くとも等しいことに対して第２の１組の正確整合信号の
少なくとも１つの信号を発生する比較手段とを備えるマ
ッチャ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US64672884A | 1984-09-04 | 1984-09-04 | |
| US646728 | 1984-09-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6165341A true JPS6165341A (ja) | 1986-04-03 |
Family
ID=24594227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60193291A Pending JPS6165341A (ja) | 1984-09-04 | 1985-09-03 | ハードウエアマツチヤ装置 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPS6165341A (ja) |
| BE (1) | BE903165A (ja) |
| CA (1) | CA1229418A (ja) |
| IT (1) | IT1185672B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003500740A (ja) * | 1999-05-19 | 2003-01-07 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | デバッグ回路を有するデータプロセッサ |
-
1985
- 1985-04-23 CA CA000479788A patent/CA1229418A/en not_active Expired
- 1985-08-30 IT IT22030/85A patent/IT1185672B/it active
- 1985-09-03 JP JP60193291A patent/JPS6165341A/ja active Pending
- 1985-09-03 BE BE2/60782A patent/BE903165A/fr not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003500740A (ja) * | 1999-05-19 | 2003-01-07 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | デバッグ回路を有するデータプロセッサ |
Also Published As
| Publication number | Publication date |
|---|---|
| IT8522030A0 (it) | 1985-08-30 |
| BE903165A (fr) | 1985-12-31 |
| IT1185672B (it) | 1987-11-12 |
| CA1229418A (en) | 1987-11-17 |
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