JP2003500740A - デバッグ回路を有するデータプロセッサ - Google Patents

デバッグ回路を有するデータプロセッサ

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JP2003500740A
JP2003500740A JP2000620478A JP2000620478A JP2003500740A JP 2003500740 A JP2003500740 A JP 2003500740A JP 2000620478 A JP2000620478 A JP 2000620478A JP 2000620478 A JP2000620478 A JP 2000620478A JP 2003500740 A JP2003500740 A JP 2003500740A
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ヘンデゥリカス ピー イー フランケン
コルネリス エー ヴィサース
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Abstract

(57)【要約】 【課題】 デバッグ動作を行う改良された能力を有するデータプロセッサを提供すること。 【解決手段】 データプロセッサが、プログラムの実行のために使用されるオペランド・データがデバッグ例外条件を満たすか否かを監視するように構成されているデバッグ回路を有する。デバッグ例外条件は、二つ以上のベクトル・オペランドのマルチ・ビット・サブフィールドを独立にテストする。一つ以上のマルチ・ビット・サブフィールドが、対応する条件を満たすと、デバッグ動作が行われる。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明はデバッグ機能を有するデータ処理回路、およびこの様な回路を使用す
る方法に関する。
【０００２】
【従来の技術】
データプロセッサに、メモリに出力されるデータ値を監視するデバッグ回路を
設けることは公知である。このデバッグ回路により、特定の条件がプロセッサで
発生する特定の時点での、プログラムの実行プロパティの解析が容易になる。
【０００３】 公知のデバッグ回路は、特定値に一致するデータ値がメモリに出力されると、
通常のプログラムの実行に割り込みを行う。この値に加えて、そのビット・マス
クによって割り込みが許可されるビット位置で、データ値が特定値に一致すると
、割り込みが行われるようにビット・マスクを特定することも公知である。
【０００４】 デジタル信号プロセッサのようなデータプロセッサにベクトル処理能力を与え
ることも、公知である。この場合、このデータプロセッサは、ベクトル命令に応
じていくつかの算術数値を並列に処理することが出来る。
【０００５】 例えば、ベクトルADD命令は、二つの入力オペランドを特定する。これらのオ
ペランドは、例えば、長さ64ビットであり、データプロセッサは、これらのオペ
ランドを、各々が、16ビットの数値を表す、16ビットの四つのフィールドを含む
ものとして取り扱う。ベクトルADD命令に応じて、データプロセッサは、異なる
フィールド間で桁上げ無しに、ベクトルADD命令のオペランド内の対応するフィ
ールドからの数値の対を加える。
【０００６】 ベクトルプロセッサに適用される場合、公知のデバッグ回路は、オペランドの
全てのフィールドが特定値を有する時、またはマスク割り込み可能フィールドま
たはマスク割り込み可能フィールドの全ての組合せが特定値を有する時、デバッ
グ割り込みを可能にする。
【０００７】
【課題を解決するための手段】
特に、本発明の目的は、デバッグ動作を行う改良された能力を有するデータプ
ロセッサを提供することである。本発明の別の目的は、デバッグ動作を行う改良
された能力を有する、ベクトル命令を有するデータプロセッサを提供することで
ある。
【０００８】 本発明のデータプロセッサは、請求項1に記載されている。本発明のデータプ
ロセッサの場合、デバッグ回路は、マスクプラス値を用いる場合より、より正確
な方法でデータ値を監視するようにプログラムすることが出来る。一つ以上で、
全てではない数の条件が真であるか否かに応じて、デバッグ動作を行うことが可
能である。例えば、ベクトルの多数のフィールドのいずれか一つがゼロになる、
またはフィールドのいずれか一つが予め決められた値より大きくなる、または多
数のフィールドの一つおよび一つのみがこの様な条件を満たす等の場合、即座に
、デバッグ動作を行うようにプログラムすることが出来る。
【０００９】 本発明のデータプロセッサと方法のこれらの及びこれら以外の観点は、以下に
、図を用いて更に詳細に説明される。
【００１０】
【発明を実施するための形態】
図1は、データプロセッサを示す。データプロセッサは、命令処理回路10、メ
モリ12、およびデバッグ回路14を含む。命令処理回路10は、アドレスおよび制御
出力、およびメモリ12に結合されたデータ入力／出力を有する。デバッグ回路14
は、命令処理回路10の割り込み入力に結合された出力、および命令処理回路10に
結合されたプログラミング入力を有する。
【００１１】 動作中、命令処理回路10はプログラムからの一連の命令を処理する。これらの
命令は、メモリ12からの読み出しデータ、およびメモリ12への書き戻しデータを
含むことが出来る。デバッグ回路14は、命令処理回路10とメモリ12の間の読み出
されたデータ、および書き込まれたデータを監視する。デバッグ回路14は、デバ
ッグ回路にプログラムされた条件に対して、このデータの値をテストする。この
データが条件を満たすと、デバッグ回路14はデバッグ動作を行う。 デバッグ動作により、命令実行回路10にプログラムの通常処理を停止させ、かつ
デバッグ例外プログラムの実行をスタートさせる、命令実行回路10への割り込み
を生成させることが出来る。
【００１２】 しかしながら、デバッグ動作は、本明細書から理解されるように、割り込みの
生成に限定されない。それに代えて、例えば、デバッグ回路は、命令処理回路10
および／またはメモリから、後の解析のための（プログラムカウンタ値と、タイ
ムスタンプと、レジスタの内容等とを含むことが出来る）付加データを取り込む
ことが出来る。
【００１３】 これに代えて、デバッグ動作により、この条件が満たされたサイクルに関する
時間間隔内の命令サイクルのウィンドウの間、メモリ12と命令処理回路10の間に
渡されたデータおよび／またはアドレス値を保存させることが出来る（このよう
な情報は、この条件が満たされない限り、他のサイクルに対するデータによって
上書きされるのみであるが、全サイクルに対して格納することが可能である）。
これに代えて、デバッグ動作は、カウント値をインクリメントすること、および
カウント値が特定値に達すると、他のデバッグ動作を行うことを含むことも出来
る。条件が満たされる場合のみ、例外により行われる、多くの様々なデバッグ動
作が考えられることは明らかであろう。
【００１４】 デバッグ動作は、命令実行の例外的な結果としてトリガされ、ここで、トリガ
は、如何なる命令にも固有ではなく、既定環境が命令の実行中に発生する場合に
生成される例外に固有である。この結果、デバッグ動作は、データプロセッサの
状態の検査を容易にする。
【００１５】 図1は、命令処理回路10とメモリ12の間の接続に結合されたデバッグ回路14を
示す。この配置は、処理されたデータへの最も一般的なアクセスが最も低コスト
で可能となる箇所を提供するので、この配置は好ましい。しかしながら、本発明
から逸脱することなく、デバッグ回路14を、他の場所、例えば、プロセッサ内の
ALU（演算論理装置、図示されていない）とレジスタファイル（図示されていない
）との間、または入出力ポート（図示されていない）などに配置することも可能
である。
【００１６】 RISCプロセッサの場合には、メモリ・ロードおよび格納動作は、ロードおよび
格納命令のみによって実行される。この場合、図1の回路は、ロードおよび／ま
たは格納命令の場合にしか、デバッグ動作を実行しない。しかしながら、本発明
はRISCに限定されない。本発明は、算術命令のような、他の命令の一部としてメ
モリにアクセスするプロセッサにも適用される。
【００１７】 図2は、条件が満たされているか否かを監視するデバッグ回路14の一部を示す
。デバッグ回路のこの部分は、データフィールド用出力をそれぞれ有し、それぞ
れフィールド条件テスト回路22a-dに結合されているデータ入力レジスタ20を含
む。このフィールド条件テスト回路22a-dは、論理結合回路24への出力を有する
。これに加えて、デバッグ回路は、アドレス／制御データ・コンパレータ23に結
合されているアドレス／制御データ・レジスタ21を有する。アドレス／制御デー
タ・コンパレータ23も、論理結合回路24に接続されている出力を有する。
【００１８】 デバッグ回路は、デバッグ回路14によってテストされる条件を制御するプログ
ラミング回路26を有する。プログラミング回路26は、それぞれフィールド条件テ
スト回路22a-dに結合されているそれぞれのフィールド出力を備えた基準値レジ
スタ262を有する。
【００１９】 プログラミング回路26は、それぞれフィールド条件テスト回路22a-dに結合さ
れているフィールド出力をそれぞれ備えたマスク・レジスタ264を有する。プロ
グラミング回路26は、フィールド条件テスト回路22a-dの機能制御入力にそれぞ
れ結合されているフィールド条件プログラミングレジスタ268a-dを有する。プロ
グラミング回路26は、論理結合回路24に結合されている論理結合機能プログラミ
ングレジスタ269を有する。
【００２０】 プログラミング回路26は、アドレス／制御データ・コンパレータ23に結合され
ている基準アドレス／制御データ・レジスタ266を有する。 制御回路260は、基準値レジスタ262と、マスク・レジスタ264と、基準アドレス
／制御データ・レジスタ266と、フィールド条件プログラミングレジスタ268a-d
と、結合機能プログラミングレジスタ269とに結合されている。
【００２１】 図2に示される回路と同様な一つ以上の回路を、一つ以上の条件をテストする
ために並列にデバッグ回路14に組み込むことが出来る。
【００２２】 動作中、命令処理回路10とメモリ12の間に渡されるデータ値は、データ・レジ
スタ20に格納される。同様に、メモリ12に渡されるアドレス及び制御データは、
アドレス／制御レジスタ21に格納される。
【００２３】 データ・レジスタ20は、データ値を異なるフィールド（例えば、64ビット長デ
ータの場合には、16ビットの四つのフィールド）に分割する。もちろん、これは
一具体例に過ぎない。（図2に示すように）四つのフィールドに代えて、他の数
のフィールドを使用することも出来る。同様に、異なるデータ・サイズを、使用
することも出来る。
【００２４】 フィールドは、命令処理回路14によって処理されるベクトル命令において使用
されるフィールドと一致することが好ましい。この様なベクトル処理命令は、一
つ以上のオペランドを特定し、かつこれらのオペランドを、各フィールドが独立
した数値を含む一組のフィールドとして取り扱う。ADDのようなベクトル処理命
令に応じて、命令処理回路10は、並列状態の多数のフィールドに対して二つのオ
ペランドの対応するフィールドからの数値を加算する。これらの結果は、結果オ
ペランドの異なるフィールドに書き込まれる。デバッグ回路14のベクトルフィー
ルドサイズも使用することによって、デバッグ回路14は、異なるベクトル成分に
関するテストを実行する。
【００２５】 このフィールドは、オペランド内に予め決められたサイズおよびポジション、
または（例えば、八つの8ビットのベクトル成分、または四つの16ビットのベク
トル成分のような、異なるサイズフィールドに対するベクトル演算の場合の）多
数の予め決められたサイズおよびポジションから選択可能な一つを有することが
好ましい。
【００２６】 各条件テスト回路22a-dは、一つのフィールドからのデータをテストする。こ
のテストの場合、当該フィールドからのデータは、基準値データ・レジスタ262
からの対応するデータと比較される。オプションとして、条件テスト回路22a-d
は、マスク・レジスタ264のマスク値に従ってフィールドの多数のビットに対す
る比較をマスクする。本発明から逸脱することなく、マスキングを省略すること
が出来る。
【００２７】 各特定フィールドに対する比較のタイプは、この特定フィールドに対するフィ
ールド条件プログラミングレジスタ268a-dの内容によって制御される。例えば、
条件テスト回路22a-dは、リスト：等しい、等しくない、より大きい、以上、よ
り小さい、から選択可能な任意の条件に対するテストを提供することが出来る。
より小さい可能な比較のリストを、使用することも出来る。本発明から逸脱する
ことなく、単一のフィールド条件プログラミングレジスタを、全てのフィールド
に使用することも出来、または固定タイプの比較（例えば、「等しい」に対する
テスト）さえ使用することが出来る。
【００２８】 アドレス／制御値コンパレータ23は、データをロードするまたは格納するため
に使用されるアドレスを基準アドレス・レジスタからの基準アドレスと比較し、
および／またはアドレス／制御コンパレータ23は、プロセッサ10とメモリ12との
間にデータを転送するために使用される制御信号を基準制御信号（この様な信号
は、読み出し／書込み選択、アクセス権、タスクID等を含むことが出来る）と比
較することが好ましい。
【００２９】 論理結合回路24は、異なるフィールド条件テスト回路22a-dの比較の結果を論
理的に結合する。論理結合の結果信号は、論理結合回路24からの出力であり、か
つデバッグ動作を（図示しないデバッグ回路の部分によって）トリガするために
使用される。このタイプの論理結合は、結合機能プログラミングレジスタ269に
よりプログラムされることが好ましい。このようにして、例えば、条件の論理和
が、条件がデータ値のフィールドの異なるものに対して満たされたと言う信号を
示すと、デバッグ動作をトリガさせることが出来る。この場合、何れのフィール
ドも、デバッグ動作をトリガさせることが出来る。しかしながら、他の論理結合
を、フィールドの選択されたサブセットの論理和、条件信号の排他論理和（フィ
ールドの一つと一つのみがその条件を満たす場合のデバッグ動作）、条件信号の
逆の排他論理和（フィールドの一つと一つのみがその条件を満たさない場合のデ
バッグ動作）等に対して、提供することも出来る。
【００３０】 論理結合回路24は、アドレス制御／値コンパレータ23によって実行される比較
の結果も使用することが好ましい。このように、プログラムされたアドレスが含
まれる場合のみ、および／またはメモリからの読出しの場合、またはメモリに対
する書込みの場合のみ、デバッグ動作をトリガさせることが出来る。アドレス指
定上のこの条件も、プログラム可能であることが好ましい。
【００３１】 プログラミング情報は、制御回路によって複数のレジスタ262、264、266、268
a-d、269にロードされる。これは、命令処理回路によって実行されるデバッグ命
令の制御のもとでなされることが好ましい。デバッグ動作を許可／禁止するため
、基準データ値と、マスク値と、条件制御値と、結合制御値とを設定するために
、デバッグ命令を与えることが出来る。
【００３２】 以上のことを要約すると、データプロセッサは、プログラムの実行のために使
用されるオペランド・データがデバッグ例外条件を満たすか否かを監視するよう
に構成されているデバッグ回路を有する。デバッグ例外条件は、ベクトル・オペ
ランドのマルチ・ビット・サブフィールドの二つ以上を、それぞれテストする。
マルチ・ビット・サブフィールドの一つ以上が対応する条件を満たす場合、デバ
ッグ動作が行われる。
【図面の簡単な説明】
【図１】データプロセッサを示す。
【図２】デバッグ回路の一部を示す。
【符号の説明】
10 命令処理回路 12 メモリ 14 デバッグ回路 20 データ・レジスタ 21 アドレス／制御レジスタ 23 アドレス／制御データ・コンパレータ 24 論理結合回路 26 プログラミング回路 262 基準値レジスタ 264 マスク・レジスタ 268a-d フィールド条件テスト回路 269 論理結合機能プログラミングレジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヴィサース コルネリス エー オランダ国 5656 アー アー アインド ーフェン プロフホルストラーン ６ (72)発明者 シィェスターマンス フランシスカス ダ ブリュ オランダ国 5656 アー アー アインド ーフェン プロフホルストラーン ６ Ｆターム(参考） 5B013 AA14 EE01 EE07 5B042 GA14 HH25 LA08

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 プログラムを実行する命令処理回路と、 - プログラムされたデバッグ例外条件を受信し; - 前記プログラムを実行する前記命令処理回路によって使用されるオペランド
    ・データが前記デバッグ例外条件を満たすか否かを監視し; - 前記オペランド・データが前記デバッグ例外条件を満たすことが検出される
    と、デバッグ動作を行うように構成されているデバッグ回路とを 有し、 前記オペランド・データの二つ以上のマルチ・ビット・サブフィールドについ
    ての、多数の各条件の一つ以上で全てより少ない条件が、それぞれ真である場合
    、前記デバッグ回路が、デバッグ動作を行うことを特定するデバッグ例外条件を
    使用するように構成されているデータプロセッサ。
  2. 【請求項２】 前記デバッグ回路が、前記各条件の論理和が真である場合、デバッグ動作を行
    うことを特定するデバッグ例外条件を使用するように構成されている請求項1に
    記載のデータプロセッサ。
  3. 【請求項３】 前記命令処理回路が、前記オペランド値のアドレス指定を行うベクトル命令を
    処理し、前記マルチ・ビット・サブフィールドを相互に独立の算術数値として処
    理するように、構成されている請求項1に記載のデータプロセッサ。
  4. 【請求項４】 前記デバッグ回路が、メモリ命令への格納および／またはメモリ命令からのロ
    ードのオペランド・データが前記デバッグ例外条件を満たすか否かを監視するよ
    うに、構成されている請求項1に記載のデータプロセッサ。
  5. 【請求項５】 前記各マルチ・ビット・サブフィールドに対する前記条件が、前記マルチ・ビ
    ット・サブフィールドをこれらの各マルチ・ビット・サブフィールドに対する各
    数値と比較する関係算術条件である請求項1に記載のデータプロセッサ。
  6. 【請求項６】 前記関係算術条件が、等しい、等しくない、より大きい、以上、より少ない、
    または以下の、条件の少なくとも一つである請求項5に記載のデータプロセッサ
    。
  7. 【請求項７】 前記マルチ・ビット・サブフィールドが、前記全体のオペランド・データを作
    成する請求項1に記載のデータプロセッサ。
  8. 【請求項８】 前記デバッグ回路が、デバッグ動作をトリガするために、一つ以上のサブフィ
    ールドを含む前記何れのマルチ・ビット・サブフィールドに対し、前記マルチ・
    ビット・サブフィールドの前記条件を満足させなければならないかを示す選択指
    示を有する前記デバッグ例外条件を受信する、ように構成されている請求項1に
    記載のデータプロセッサ。
  9. 【請求項９】 - プログラムされたデバッグ例外条件を受信し; - プログラムの命令を処理し; - 前記プログラムの実行中に前記命令処理回路によって使用されるオペランド
    ・データが、前記デバッグ例外条件を満たすかどうかを監視し; - 前記オペランド・データが、前記デバッグ例外条件を満たす検出に応じてデ
    バッグ動作を行う、 データプロセッサ装置によりデータを処理する方法において、 前記オペランド・データの二つ以上のマルチ・ビット・サブフィールドについ
    ての多数の各条件の一つ以上で全てではない条件が、真の場合、前記デバッグ例
    外条件が、デバッグ動作を行うことを特定することを特徴とするデータを処理す
    る方法。
JP2000620478A 1999-05-19 2000-05-01 デバッグ回路を有するデータプロセッサ Pending JP2003500740A (ja)

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EP99201568 1999-05-19
EP99201568.5 1999-05-19
PCT/EP2000/004195 WO2000072152A1 (en) 1999-05-19 2000-05-01 Data processor with a debug circuit

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EP (1) EP1099166B1 (ja)
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DE (1) DE60012661T2 (ja)
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EP1099166A1 (en) 2001-05-16
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