KR20010071965A - 데이터 프로세서 및 데이터 처리 방법 - Google Patents

Abstract

데이터 프로세서는 프로그램 실행에 사용된 피연산자 데이터가 디버그 예외 조건을 충족시키는지 여부를 모니터링하도록 구성된 디버그 회로를 갖는다. 디버그 예외 조건은 벡터 피연산자의 두개 이상의 멀티 비트 서브필드를 독립적으로 테스트한다. 이상의 멀티 비트 서브필드가 이의 대응 조건을 충족시키는 경우 디버그 동작이 취해진다.

Description

데이터 프로세서 및 데이터 처리 방법{DATA PROCESSOR WITH A DEBUG CIRCUIT}

본 발명은 디버그 특성(debug feature)을 갖는 데이터 처리 회로 및 이러한 회로를 이용하는 방법에 관한 것이다.

데이터 프로세서에 메모리부로 출력되는 데이터 값을 모니터링하는 디버그 회로를 제공하는 것은 기지되어 왔다. 디버그 회로는 특정 조건이 프로세서에서 발생하는 특정 시점에서의 프로그램 실행 특성의 분석을 용이하게 한다.

지정된 값과 동일한 데이터 값이 메모리부로 출력될 때 기지된 디버그 회로는 통상적으로 프로그램 실행을 중단시킨다. 또한, 이 값외에 비트-마스크를 지정하는 것이 기지되어 왔는데, 데이터 값이 비트 마스크(bit-mask)에 의해 인에이블 되는 비트 위치에서의 지정된 값과 동일할 때 중단이 발생한다.

디지탈 신호 프로세서와 같은 벡터 처리 능력을 갖춘 데이터 프로세서를 제공하는 것이 또한 기지된다. 이 경우에, 데이터 프로세서는 벡터 인스트럭션에 응답하여 병렬로 다수의 수들(arithmetic numbers)을 처리할 수 있다.

예를 들면, 벡터 ADD 인스트럭션은 두개의 입력 피연산자를 지정한다. 이들 피연산자는 예를 들면 64 비트 길이이며, 데이터 프로세서는 이들 피연산자를 4개의 16비트 필드를 포함하는 것으로서 처리하고, 각각의 필드는 16비트 수를 나타낸다. 벡터 ADD 인스트럭션에 응답하여, 데이터 프로세서는 서로 다른 필드 사이에서 자리 올림(carry)을 하지 않고 벡터 ADD 인스트럭션의 피연산자의 대응 필드로부터의 수 쌍들(pairs of number)을 가산한다.

벡터 프로세서에 적용되는 경우, 기지된 디버그 회로는 모든 피연산자 필드가 지정값을 가질 때, 또는 마스크 인에이블(mask-enabled) 필드 또는 마스크 인에이블 필드의 조합 모두가 지정값을 가질때 디버그 인터럽트를 발생시킬 수 있다.

특히, 본 발명의 목적은 개선된 디버그 동작을 취하는 능력을 갖춘 데이터 프로세서를 제공하는 것이다. 본 발명의 또 다른 목적은 개선된 디버그 동작을 취하는 능력을 구비한 벡터 인스트럭션을 가지는 데이터 프로세서를 제공하는 것이다.

본 발명에 따른 데이터 프로세서는 청구항 1 항에서 설명된다. 본 발명에 따른 데이터 프로세서에서, 디버그 회로는 마스크 플러스 값(mask plus value)을 이용하는 것보다 좀 더 정교한 방법으로 데이터 값을 모니터링하도록 프로그램될 수 있다. 하나 이상 - 그러나 전부는 아님 - 의 조건이 참(true)인지의 여부에 따라 디버그 동작을 취하는 것이 가능하다. 예를 들면, 복수의 벡터 필드 중 임의의 하나가 제로인 동시에, 또는 필드들 중 임의의 하나가 사전결정된 값보다 큰 경우, 또는 단 하나의 필드가 이러한 조건등을 충족시키는 경우에, 디버그 동작을 취하도록 프로그램밍할 수 있다.

본 발명에 따른 데이터 프로세서 및 방법의 이들 및 다른 이점은 이하 도면을 이용하여 좀 더 상세히 기술될 것이다.

도 1은 데이터 프로세서(data processor)를 도시한다.

도 2는 디버그 회로(debug circuit)의 일부를 도시한다.

도 1은 데이터 프로세서를 도시한다. 데이터 프로세서는 인스트럭션 처리 회로(10), 메모리부(12) 및 디버그 회로(14)를 포함한다. 인스트럭션 처리 회로(10)는 어드레스 및 제어 출력부와 상기 메모리부(12)에 결합된 데이터 입력부/출력부를 갖는다. 디버그 회로(14)는 데이터 입력부/출력부와 어드레스 및 제어 출력부에 결합된다. 디버그 회로(14)는 인스트럭션 처리 회로(10)의 인터럽트 입력부에 결합된 출력부 및 인스트럭션 처리 회로(10)에 결합된 프로그래밍 출력부를 갖는다.

동작시, 인스트럭션 처리 회로(14)는 프로그램으로부터 일련의 인스트럭션을 처리한다. 이들 인스트럭션은 메모리부(12)로부터 데이터를 판독하고 메모리부(12)에 다시 데이터를 기록하는 것을 포함할 수 있다. 디버그 회로(14)는 인스트럭션 처리 회로(10)와 메모리부(12) 사이에서 판독되고 기록된 데이터를 모니터링한다. 디버그 회로(14)는 디버그 회로 내로 프로그래밍된 조건에 비추어 이 데이터 값을 테스트한다. 데이터가 이 조건을 만족하는 경우에, 디버그 회로(14)는 디버그 동작을 취한다.

디버그 동작은 인스트럭션 실행 회로(10)가 프로그램의 정상적인 처리를 정지시키고 디버그 예외 프로그램(a debug exception program)의 실행을 개시하도록 하는 인스트럭션 실행 회로(instruction execution circuit:10)에 대한 인터럽트의 생성일 수 있다. 그러나, 본 명세서에서 이해되는 디버그 동작은 인터럽트의 생성에 국한되는 것이 아니다. 대신에, 예를 들면, 디버그 회로는 이후의 분석을 위해 인스트럭션 처리 회로(10) 및/또는 메모리부로부터 부가적인 데이터를 캡쳐할 수 있다(부가적인 데이터는 프로그램 카운터 값, 타임스탬프(timestamp), 레지스터 내용 등을 포함할 수 있다).

이와 달리, 디버그 동작은 이 조건이 충족되는 사이클에 적절한 시간 간격에서의 인스트럭션 사이클의 윈도우 동안 메모리부(12) 및 인스트럭션 처리 회로(10) 사이에 전달된 데이터 및/또는 어드레스 값을 보존하는 것일 수 있다(이러한 정보는 이 조건이 충족되지 않는 경우에 모든 사이클 동안 저장되어 다른 사이클 동안 데이터에 의해 덧쓰기(overwritten)될 수 있다. 이와 달리, 디버그 동작은 카운트 값을 증가시키고, 일단 카운트 값이 지정된 값에 도달하면 다른 디버그 동작을 취하는 것을 포함할 수 있다. 이 조건이 충족되는 경우에 한하여 예외적으로 다양한 디버그 동작을 수행할 수 있다는 것은 명백하다.

디버그 동작은 인스트럭션 실행의 예외적인 결과로서 트리거된다. 트리거링(triggering)은 임의의 인스트럭션에만 고유한 것이 아니라, 사전규정된 환경이 인스트럭션의 실행 동안 발생할 때 발생되는 예외 상황이다. 그러므로, 디버그 동작은 데이터 프로세서 상태의 검사를 용이하게 한다.

도 1은 인스트럭션 처리 회로(10) 및 메모리부(12) 간의 접속에 결합된 디버그 회로(14)를 도시한다. 이 위치(location)는 처리된 데이터에 대한 가장 일반적인 액세스가 최저의 비용으로 이용가능한 지점이므로 바람직하다. 그러나, 본 발명에 벗어남 없이 디버그 회로(14)는 임의의 장소, 예를 들면 프로세서의 ALU(Arithmetric Logic Unit:산술 논리 장치,도시되지 않음)와 레지스터 파일(도시되지 않음) 사이에 또는 I/O 포트(도시되지 않음) 등에도 위치될 수 있다.

RISC 프로세서의 경우에, 메모리 로드 및 저장 동작은 로드 및 저장 인스트럭션에 의해서만 수행된다. 이 경우에, 도 1의 회로는 로드 및/또는 저장 인스트럭션의 경우에만 디버그 동작을 취할 수 있다. 그러나, 본 발명은 RISC에 국한되는 것은 아니다. 본 발명은 또한 산술 인스트럭션과 같은 다른 인스트럭션의 일부로서 메모리부에 액세스하는 프로세서에 적용될 수 있다.

도 2는 이 조건이 충족되는지 여부를 모니터링하는 역할을 하는 디버그 회로(14)의 일부를 도시한다. 디버그 회로의 일부는 필드 조건 테스팅 회로(22a 내지 22d) 제각각에 결합된 제각각의 데이터 필드를 위한 출력을 갖는, 데이터 입력 레지스터(20)를 포함한다. 필드 조건 테스팅 회로(22a 내지 22d)는 논리 조합 회로(logical combination circuit:24)에 대해 출력부를 갖는다. 부가적으로, 디버그 회로는 어드레스/제어 데이터 비교기(23)에 결합된 어드레스/제어 데이터 레지스터(21)를 갖는다. 어드레스/제어 데이터 비교기(23)는 또한 논리 조합 회로(24)에 접속되는 출력부를 갖는다.

디버그 회로는 디버그 회로에 의해 테스트된 조건을 제어하는 프로그래밍 회로(26)를 갖는다. 프로그래밍 회로(26)는 필드 조건 테스팅 회로(22a 내지 22d)제각각에 결합된 제각각의 필드 출력부를 갖는 기준값 레지스터(reference value register:262)를 갖는다. 프로그래밍 회로(26)는 필드 조건 테스팅 회로(22a 내지 22d) 제각각에 결합된 제각각의 필드 출력부를 갖는 마스크 레지스터(mark register:264)를 갖는다. 프로그래밍 회로(26)는 필드 조건 테스팅 회로(22a 내지 22d) 제각각의 기능 제어 입력부(function control inputs)에 결합된 필드 조건 프로그래밍 레지스터(268a-268d)를 갖는다. 프로그래밍 회로(26)는 논리 조합 회로(24)에 결합된 논리 조합 함수 프로그래밍 레지스터(269)를 갖는다.

프로그래밍 회로(26)는 어드레스/제어 데이터 비교기(23)에 결합된 기준 어드레스/제어 데이터 레지스터(266)를 갖는다.

제어 회로(260)는 기준값 레지스터(262), 마스크 레지스터(264), 기준 어드레스/제어 데이터 레지스터, 필드 조건 프로그래밍 레지스터(22a-22d), 및 조합 함수 프로그래밍 레지스터(269)에 결합된다.

도 2에 도시된 바와 같은 하나 이상의 회로를 디버그 회로(14)내에서 구현하여 하나 이상의 조건을 병렬로 테스트할 수 있다.

동작시, 인스트럭션 처리 회로(10)와 메모리부(12) 간에 전달된 데이터 값은 데이터 레지스터(20)내에 저장된다. 유사하게, 메모리부(12)에 전달된 어드레스 및 제어 데이터는 어드레스/제어 레지스터(21)에 저장된다.

데이터 레지스터(20)는 데이터 값들을 상이한 필드로, 예를 들면 64 비트 폭의 데이터인 경우에 4개의 16비트 필드로 나눈다. 물론 이것은 예시에 지나지 않다. (도 2에 도시된 바와 같은) 4개의 필드 대신에, 다른 개수의 필드들이 사용될수 있다. 유사하게 상이한 데이터 크기가 사용될 수 있다.

바람직하게, 이 필드들은 인스트럭션 처리 회로(10)에 의해 처리된 벡터 인스트럭션(vector instruction)에서 사용된 필드에 대응한다. 이러한 벡터 처리 인스트럭션은 하나 이상의 피연산자를 지정하고 이들 피연산자들을 독립된수(independent number)를 포함하는 필드 집합으로서 처리한다. ADD와 같은 벡터 처리 인스트럭션에 응답하여, 인스트럭션 처리 회로(10)는 복수의 필드에 대해 두개의 피연자의 대응 필드로부터 수들을 병렬로 가산한다. 이 결과는 상이한 결과 피연산자(result operand) 필드 내에 기록된다. 디버그 회로(14)에서 벡터 필드 크기를 마찬가지로 이용함으로써, 디버그 회로(14)는 상이한 벡터 콤퍼넌트에 대한 테스트를 수행한다.

바람직하게, 필드는 사전결정된 크기 및 피연산자 내의 위치 또는 복수의 사전결정된 크기 및 위치들 중 선택가능한 하나를 갖는다(상이한 크기 필드에 대한 벡터 연산인 경우에, 예를 들면 8개의 8-비트 콤포넌트에 대한 벡터 연산은 4개의 16-비트 벡터 콤포넌트를 대한 벡터 연산과 동일).

각각의 조건 테스팅 회로(22a 내지 22d)는 필드들 중 상이한 필드의 데이터를 테스트한다. 테스트 시에, 관련된 필드의 데이터는 기준 데이터 레지스터(262)의 대응 데이터와 비교된다. 선택에 따라, 조건 테스팅 회로(22a-22d)는 마스크 레지스터(264)의 마스크 값에 따라 필드내의 복수의 비트에 대한 비교를 마스킹한다. 본 발명에 벗어남 없이 마스킹이 생략될 수 있다.

각각의 특정 필드에 대한 비교 타입은 그 특정 필드에 대한 필드 조건 프로그래밍 레지스터(22a-22d)의 내용에 따라 제어된다. 예를 들면, 조건 테스팅 회로들(22a-22d)은 동일, 비동일, 초과, 이상, 미만, 이하로 이루어진 리스트 중 임의의 선택가능한 조건에 대한 테스팅을 제공한다. 더 작은 가능한 비교 리스트가 또한 사용될 수 있다. 본 발명에 벗어남 없이, 모든 필드를 위해 단일 필드 조건 프로그래밍 레지스터가 사용될 수 있으며, 심지어 고정 비교 타입(예를 들면 동일용 테스트)이 사용될 수도 있다.

바람직하게, 어드레스/제어 값 비교기(23)는 데이터를 로드 또는 저장하는데 사용된 어드레스를 기준 어드레스 레지스터의 기준 어드레스와 비교하고/또는 어드레스/제어 비교기(23)는 프로세서(10)와 메모리부(12) 사이에서 데이터를 전송하는데 사용된 제어 신호를 기준 제어 신호와 비교한다(이러한 신호들은 판독/기록 선택, 액세스 권한, 작업 ID 등을 포함할 수 있다).

논리 조합 회로(24)는 상이한 필드 조건 테스팅 회로들(22a-22d)의 비교 결과를 논리적으로 조합한다. 논리 조합의 결과 신호는 논리 조합 회로(24)로부터 출력되어 디버그 동작을 트리거하는데 사용된다(도시되지 않은 디버그 회로의 일부에 의함). 바람직하게, 논리 조합 타입은 조합 함수 프로그래밍 레지스터(269)에 의해 프로그래밍된다. 따라서, 디버그 동작은 예를 들면 논리 OR 조건이 데이터 값의 서로 다른 필드에 대해 하나의 조건이 충족되었다는 것을 신호하는 경우에 트리거될 수 있다. 이 경우에 필드들 중 임의의 하나가 디버그 동작을 트리거할 수 있다. 그러나, 선택된 필드 서브셋의 논리 OR, 조건 신호의 배타적 OR(하나의 필드만이 이 조건을 만족하는 경우 디버그 동작함), 조건 신호의 배타 또는역(inverse)(하나의 필드만이 이 조건을 만족하지 않을 때에 디버그 동작함) 등에 대해서도 다른 논리 조합이 제공될 수 있다.

바람직하게, 논리 조합 회로(24)는 또한 어드레스/제어값 비교기(23)에 의해 수행된 비교 결과를 또한 사용한다. 그러므로, 디버그 동작은 프로그램된 어드레스가 연관되는 경우에만/또는 메모리부로부터 판독되는 경우 또는 메모리부에 기록되는 경우에만 트리거될 수 있다. 바람직하게, 어드레싱에 대한 이 조건도 프로그램가능하다.

프로그래밍 정보는 제어 회로에 의해 다양한 레지스터들(262,264,266,268a-268d,269)내로 로딩된다. 바람직하게, 이것은 인스트럭션 처리 회로에 의해 실행된 디버그 인스트럭션의 제어 하에서 이루어진다. 디버그 인스트럭션은 디버그 동작을 인에이블링/디스에이블링시키거나, 기준 데이터 값, 마스크 값, 조건 제어 값 및 조합 제어 값을 설정기 위해 제공된다.

요약해서, 데이터 프로세서는 프로그램의 실행을 위해 사용된 피연산자 데이터가 디버그 예외 조건(debug exception condition)을 충족시키는지 여부를 모니터링하기 위해 배치된 디버그 회로를 갖는다. 디버그 예외 조건은 벡터 피연산자의 두개 이상의 멀티 비트 서브필드(multi-bit subfield)를 독립적으로 테스트한다. 하나 이상의 멀티 비트 서브필드가 대응 조건을 충족시킨다면 디버그 동작이 취해진다.

Claims (9)

1. 프로그램 실행을 위한 인스트럭션 처리 회로와,

   디버그 회로

   를 포함하는 데이터 프로세서에 있어서,

   상기 디버그 회로는,

   프로그램된 디버그 예외 조건(debug exception condition)을 수신하고,

   상기 프로그램의 실행을 위해 상기 인스트럭션 처리 회로에 의해 사용된 피연산자 데이터가 상기 디버그 예외 조건을 충족시키는지 여부를 모니터링하며,

   상기 피연산자 데이터가 상기 디버그 예외 조건을 충족시킴을 검출하는 것에 응답하여 디버그 동작을 취하고,

   상기 피연산자 데이터의 두개 이상의 멀티 비트 서브필드(multi-bit subfield)에 대해 하나 이상의 - 그러나 전부는 아님 - 조건이 제각각 참(true)일 때 디버그 동작을 취할 것을 지정하는 디버그 예외 조건을 이용하도록 구성되는

   데이터 프로세서.
2. 제 1 항에 있어서,

   상기 디버그 회로는 상기 제각각의 조건들 중 논리 OR이 참일 때 디버그 동작을 취할 것을 지정하는 디버그 예외 조건을 이용하도록 구성되는 데이터 프로세서.
3. 제 1 항에 있어서,

   상기 인스트럭션 처리 회로는 상기 피연산자 값을 어드레스하는 벡터 인스트럭션(a vector instruction)을 처리하고, 상기 멀티 비트 서브필드를 상호 독립적인 수들(mutually independent arithmetic numbers)로 처리하도록 구성되는 데이터 프로세서.
4. 제 1 항에 있어서,

   상기 디버그 회로는 메모리부로의 저장 인스트럭션 및 메모리부로부터의 로드 인스트럭션의 피연산자 데이터가 상기 디버그 예외 조건을 충족시키는지 여부를 모니터링하도록 구성되는 데이터 프로세서.
5. 제 1 항에 있어서,

   상기 제각각의 멀티 비트 서브필드에 대한 상기 조건들은 상기 멀티 비트 서브필드들을 이들 제각각의 멀티 비트 서브필드에 대한 제각각의 수들과 비교하는 관계 산술 조건(relational arithmetic conditions)인 데이터 프로세서.
6. 제 5 항에 있어서,

   상기 관계 산술 조건은 동일, 비동일, 초과, 이상, 미만, 이하 중 적어도 하나인 데이터 프로세서.
7. 제 1 항에 있어서,

   상기 멀티 비트 서브필드들은 상기 전체 피연산자 데이터를 구성하는 데이터 프로세서.
8. 제 1 항에 있어서,

   상기 디버그 회로는 디버그 동작을 트리거하기 위해 하나 이상의 상기 멀티 비트 서브필드 중 어느 하나에 대해 상기 멀티 비트 서브필드의 상기 조건이 만족되어야 한다는 것을 나타내는 필드 선택 표지(a field selection indication)를 갖는 상기 디버그 예외 조건을 수신하도록 구성되는 데이터 프로세서.
9. 데이터 프로세서 디바이스로 데이터를 처리하는 방법에 있어서,

   프로그램된 디버그 예외 조건을 수신하는 단계와,

   프로그램의 인스트럭션을 처리하는 단계와,

   상기 프로그램의 실행동안 인스트럭션 처리 회로에 의해 사용된 피연산자 데이터가 상기 디버그 예외 조건을 만족시키는지 여부를 모니터링하는 단계와,

   상기 피연산자 데이터가 상기 디버그 예외 조건을 충족시킴을 검출하는 것에 응답하여 디버그 동작을 취하는 단계를 포함하되,

   상기 디버그 예외 조건은 상기 피연산자 데이터의 두개 이상의 멀티 비트 서브필드에 대해 하나 이상의 - 그러나 전부는 아님 - 조건이 제각각 참인 경우에 디버그 동작을 취할 것을 지정하는

   데이터 처리 방법.