JPS6161260B2 - - Google Patents
Info
- Publication number
- JPS6161260B2 JPS6161260B2 JP53057800A JP5780078A JPS6161260B2 JP S6161260 B2 JPS6161260 B2 JP S6161260B2 JP 53057800 A JP53057800 A JP 53057800A JP 5780078 A JP5780078 A JP 5780078A JP S6161260 B2 JPS6161260 B2 JP S6161260B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- mosfet
- substrate
- substrate bias
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000758 substrate Substances 0.000 claims description 37
- 239000004065 semiconductor Substances 0.000 claims description 7
- 238000005513 bias potential Methods 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 claims description 4
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は半導体集積回路に関し、特に基板バ
イアス電圧発生回路に関する。
イアス電圧発生回路に関する。
従来、半導体集積回路の基板バイアス電圧発生
回路は、第１図に示すように、発振器１と駆動回
路２と結合容量３とMOSダイオードＱ１，Ｑ２
により構成されている。結合容量３とMOSダイ
オードＱ２により節点４は接地電位にクランプさ
れ、発振器１における正極性パルスは節点４では
負極性パルスとなる。基板へのバイアス端子５の
電位が節点４に比べ更にMOSダイオードＱ１の
スレシヨールド電圧以上高ければMOSダイオー
ドＱ１は導通状態となり、端子５から節点４方向
に電流が流れ、基板は負電圧にバイアスされる。
この回路では発生される基板バイアス電圧は駆動
回路２の駆動能力と基板上に集積されたMOS回
路の接合リーク経路６によるリーク電流７との均
合によつて決まるため、接合リーク電流が大きい
場合は基板バイアス電圧は小さくなり、基板上の
MOSFETのスレシヨールド電圧が低く、一方接
合リーク電流が小さい場合は基板バイアス電圧は
大きくなり、基板上のMOSFETのスレシヨール
ド電圧は高くなる。MOSFETのスレシヨールド
電圧は回路動作上最適な電圧範囲があり、これよ
りも低い場合や、高い場合は動作マージンの減少
や、動作速度の低下等の性能低下が生じてくる。
回路は、第１図に示すように、発振器１と駆動回
路２と結合容量３とMOSダイオードＱ１，Ｑ２
により構成されている。結合容量３とMOSダイ
オードＱ２により節点４は接地電位にクランプさ
れ、発振器１における正極性パルスは節点４では
負極性パルスとなる。基板へのバイアス端子５の
電位が節点４に比べ更にMOSダイオードＱ１の
スレシヨールド電圧以上高ければMOSダイオー
ドＱ１は導通状態となり、端子５から節点４方向
に電流が流れ、基板は負電圧にバイアスされる。
この回路では発生される基板バイアス電圧は駆動
回路２の駆動能力と基板上に集積されたMOS回
路の接合リーク経路６によるリーク電流７との均
合によつて決まるため、接合リーク電流が大きい
場合は基板バイアス電圧は小さくなり、基板上の
MOSFETのスレシヨールド電圧が低く、一方接
合リーク電流が小さい場合は基板バイアス電圧は
大きくなり、基板上のMOSFETのスレシヨール
ド電圧は高くなる。MOSFETのスレシヨールド
電圧は回路動作上最適な電圧範囲があり、これよ
りも低い場合や、高い場合は動作マージンの減少
や、動作速度の低下等の性能低下が生じてくる。
この発明はこれらMOSFETのスレシヨールド
電圧の変動によつてもたらされる欠点を除去する
ために行なわれたもので、その目的は接合リーク
電流の大小にかかわらずMOSFETのスレシヨー
ルド電圧を回路動作上最適な範囲になるような基
板バイアス電圧を発生する基板バイアス電圧発生
回路を有する集積回路を提供することにある。
電圧の変動によつてもたらされる欠点を除去する
ために行なわれたもので、その目的は接合リーク
電流の大小にかかわらずMOSFETのスレシヨー
ルド電圧を回路動作上最適な範囲になるような基
板バイアス電圧を発生する基板バイアス電圧発生
回路を有する集積回路を提供することにある。
この発明の他の目的は半導体集積回路の製造条
件のばらつきによつてMOSFETのスレシヨール
ド電圧がばらついた場合においても該MOSFET
のスレシヨールド電圧が回路動作上最適な範囲に
なるような基板バイアス電圧を発生する基板バイ
アス電圧発生回路を有する集積回路を提供するこ
とにある。
件のばらつきによつてMOSFETのスレシヨール
ド電圧がばらついた場合においても該MOSFET
のスレシヨールド電圧が回路動作上最適な範囲に
なるような基板バイアス電圧を発生する基板バイ
アス電圧発生回路を有する集積回路を提供するこ
とにある。
本発明による集積回路は半導体基板と、該半導
体基板へのバイアス電位を印加する端子を含むバ
イアス手段と、バイアス電位の変化を検出する手
段と、該端子に一端が接続した伝達（バイパス）
手段とを含み、上記検出する手段の出力により伝
達（バイパス）手段の電流量を制御するようにし
たことを特徴とする。
体基板へのバイアス電位を印加する端子を含むバ
イアス手段と、バイアス電位の変化を検出する手
段と、該端子に一端が接続した伝達（バイパス）
手段とを含み、上記検出する手段の出力により伝
達（バイパス）手段の電流量を制御するようにし
たことを特徴とする。
この発明によれば、発振器と、駆動回路と、該
駆動回路に接続された基板バイアス電圧発生回路
と、基準電圧発生回路と、基板と接地線
（GND）との間に接続されたMOSFETとを同一
チツプ上に備え、チツプ内のMOSFETのスレシ
ヨールド電圧と前記基準電圧発生回路によつて設
定された電圧との差を前記基板と接地線
（GND）との間に接続されたMOSFETに帰還す
ることによりその出力振幅を変化させ、もつてチ
ツプ内のMOSFETのスレシヨールド電圧を一定
値に制御することを特徴とする基板バイアス電圧
発生回路を得ることができる。
駆動回路に接続された基板バイアス電圧発生回路
と、基準電圧発生回路と、基板と接地線
（GND）との間に接続されたMOSFETとを同一
チツプ上に備え、チツプ内のMOSFETのスレシ
ヨールド電圧と前記基準電圧発生回路によつて設
定された電圧との差を前記基板と接地線
（GND）との間に接続されたMOSFETに帰還す
ることによりその出力振幅を変化させ、もつてチ
ツプ内のMOSFETのスレシヨールド電圧を一定
値に制御することを特徴とする基板バイアス電圧
発生回路を得ることができる。
次にこの発明の一実施例を第２図ないし第４図
により具体的に説明する。ここでは発振器１１、
駆動回路１２、結合容量１３、MOSダイオード
Ｑ１１，Ｑ１２、基準電圧発生回路２１、節点２
２の基準電圧と、MOSFETQ１４のスレシヨー
ルド電圧を比較し、制御電圧を発生する回路２３
および基板バイアス電圧をバイパスする
MOSFETQ１５を含む、発振器１１の出力は１
２の駆動回路１２で増幅され、結合容量１３を通
して節点１４に加えられる。節点１４はMOSダ
イオードＱ１２によつてGNDに接続されている
ため結合容易１３を通して加えられた交流電圧の
正の周期の最大電圧はMOSダイオードＱ１２の
スレシヨールド電圧程度にクランプされる。交流
電圧の負の周期では節点１４の電圧は正の周期の
電圧から交流電圧の振幅だけ低い電圧となり、
MOSダイオードＱ１１を通して基板１５から電
流が流れ込む。この結果、基板１５は節点１４に
加えられた交流電圧の振幅からMOSダイオード
Ｑ１２及びＱ１１のスレシヨールド電圧の和を差
引いた電圧まで負にバイアスされる。ここまでの
説明は第１図の回路と異なるものではない。第３
図に基板バイアス電圧（Ｖ）と基板リーク電流
（μＡ）との関係を示し、リーク電流はバイアス
電圧の負方向への増大によつて制御されることが
示される。制御電圧発生回路２３は負荷用のデイ
プリーシヨン形MOSFETQ１３とMOSFETQ１
４とから成り、MOSFETQ１４のスレシヨール
ド電圧が第４図の曲線３１のように基板バイアス
電圧によつて変動すると、スレシヨールド電圧が
基準電圧発生回路２１の節点２２における基準電
圧３２よりも低い範囲ではMOSFETQ１４に電
流が流れ、節点２４の電圧は第４図の曲線３３の
ように低い値を示し、スレシヨールド電圧が基準
電圧発生回路２１の出力節点２２の基準電圧３２
に近づくに従つてMOSFETQ１４に流れる電流
が減少して節点２４の電圧は上昇し、スレシヨー
ルド電圧が基準電圧３２よりも高くなると、
MOSFETQ１４には電流が流れなくなり、節点
２４の電圧は電源電圧VDDと等しくなる。基板
端子１５とGND間に接続されたMOSFETQ１５
は基板端子１５とGND間のリーク電流経路１６
と共に基板バイアス電圧発生回路の負荷として働
き、リーク電流１７が小さく基板バイアス電圧が
大きくなるときは、制御電圧発生回路の出力電圧
が高くなり、MOSFETQ１５に大きな電流が流
れて、基板バイアスの増大を防ぎ、逆にリーク電
流１７が大きく基板バイアス電圧が小さくなると
きはMOSFETQ１５の電流が減少して基板バイ
アス電圧の減少を防ぎ、チツプ内のMOSFETの
スレシヨールド電圧が常に一定値になるよう制御
する。
により具体的に説明する。ここでは発振器１１、
駆動回路１２、結合容量１３、MOSダイオード
Ｑ１１，Ｑ１２、基準電圧発生回路２１、節点２
２の基準電圧と、MOSFETQ１４のスレシヨー
ルド電圧を比較し、制御電圧を発生する回路２３
および基板バイアス電圧をバイパスする
MOSFETQ１５を含む、発振器１１の出力は１
２の駆動回路１２で増幅され、結合容量１３を通
して節点１４に加えられる。節点１４はMOSダ
イオードＱ１２によつてGNDに接続されている
ため結合容易１３を通して加えられた交流電圧の
正の周期の最大電圧はMOSダイオードＱ１２の
スレシヨールド電圧程度にクランプされる。交流
電圧の負の周期では節点１４の電圧は正の周期の
電圧から交流電圧の振幅だけ低い電圧となり、
MOSダイオードＱ１１を通して基板１５から電
流が流れ込む。この結果、基板１５は節点１４に
加えられた交流電圧の振幅からMOSダイオード
Ｑ１２及びＱ１１のスレシヨールド電圧の和を差
引いた電圧まで負にバイアスされる。ここまでの
説明は第１図の回路と異なるものではない。第３
図に基板バイアス電圧（Ｖ）と基板リーク電流
（μＡ）との関係を示し、リーク電流はバイアス
電圧の負方向への増大によつて制御されることが
示される。制御電圧発生回路２３は負荷用のデイ
プリーシヨン形MOSFETQ１３とMOSFETQ１
４とから成り、MOSFETQ１４のスレシヨール
ド電圧が第４図の曲線３１のように基板バイアス
電圧によつて変動すると、スレシヨールド電圧が
基準電圧発生回路２１の節点２２における基準電
圧３２よりも低い範囲ではMOSFETQ１４に電
流が流れ、節点２４の電圧は第４図の曲線３３の
ように低い値を示し、スレシヨールド電圧が基準
電圧発生回路２１の出力節点２２の基準電圧３２
に近づくに従つてMOSFETQ１４に流れる電流
が減少して節点２４の電圧は上昇し、スレシヨー
ルド電圧が基準電圧３２よりも高くなると、
MOSFETQ１４には電流が流れなくなり、節点
２４の電圧は電源電圧VDDと等しくなる。基板
端子１５とGND間に接続されたMOSFETQ１５
は基板端子１５とGND間のリーク電流経路１６
と共に基板バイアス電圧発生回路の負荷として働
き、リーク電流１７が小さく基板バイアス電圧が
大きくなるときは、制御電圧発生回路の出力電圧
が高くなり、MOSFETQ１５に大きな電流が流
れて、基板バイアスの増大を防ぎ、逆にリーク電
流１７が大きく基板バイアス電圧が小さくなると
きはMOSFETQ１５の電流が減少して基板バイ
アス電圧の減少を防ぎ、チツプ内のMOSFETの
スレシヨールド電圧が常に一定値になるよう制御
する。
この発明は以上説明したように基板バイアス電
圧を基準電圧とMOSFETのスレシヨールド電圧
を比較することによつて制御するもので、基板バ
イアス電圧は接合リーク電流の影響を受けず、ま
た製造条件のばらつきによつてMOSFETのスレ
シヨールド電圧が高い方や低い方にばらついた場
合でもこれに応じた基板バイアス電圧が発生され
MOSFETのスレシヨールド電圧は常に回路動作
上最適な値にすることができる。
圧を基準電圧とMOSFETのスレシヨールド電圧
を比較することによつて制御するもので、基板バ
イアス電圧は接合リーク電流の影響を受けず、ま
た製造条件のばらつきによつてMOSFETのスレ
シヨールド電圧が高い方や低い方にばらついた場
合でもこれに応じた基板バイアス電圧が発生され
MOSFETのスレシヨールド電圧は常に回路動作
上最適な値にすることができる。
以上述べた回路では基準電圧発生回路を抵抗分
割回路としたが、他にMOSFETの組合せによる
分圧回路を用いたり、Ｅ／DMOS回路における負
荷用のデイプリーシヨン形MOSFETの電流特性
に応じて基準電圧をシフトさせる回路とすること
もできる。
割回路としたが、他にMOSFETの組合せによる
分圧回路を用いたり、Ｅ／DMOS回路における負
荷用のデイプリーシヨン形MOSFETの電流特性
に応じて基準電圧をシフトさせる回路とすること
もできる。
第１図は従来の基板バイアス発生回路を表わし
１は発振回路、２は駆動回路、３は結合容量、Ｑ
１，Ｑ２はMOSダイオードである。第２図はこ
の発明の一実施例の回路を表わし、１１は発振回
路、１２は駆動回路、１３は結合容量、Ｑ１１，
Ｑ１２はMOSダイオード、２１は基準電圧発生
回路、２３は制御電圧発生回路、Ｑ１５は負荷電
流制御用のMOSFETである。第３図は第１図の
回路の基板リーク電流と出力電圧との関係を示す
グラフ、第４図は第２図の回路の動作を示すグラ
フで、横軸は基板バイアス電圧、３１は
MOSFETのスレシヨールド電圧、３２は基準電
圧発生回路の出力電圧、３３は制御電圧発生回路
の出力電圧を表わす。
１は発振回路、２は駆動回路、３は結合容量、Ｑ
１，Ｑ２はMOSダイオードである。第２図はこ
の発明の一実施例の回路を表わし、１１は発振回
路、１２は駆動回路、１３は結合容量、Ｑ１１，
Ｑ１２はMOSダイオード、２１は基準電圧発生
回路、２３は制御電圧発生回路、Ｑ１５は負荷電
流制御用のMOSFETである。第３図は第１図の
回路の基板リーク電流と出力電圧との関係を示す
グラフ、第４図は第２図の回路の動作を示すグラ
フで、横軸は基板バイアス電圧、３１は
MOSFETのスレシヨールド電圧、３２は基準電
圧発生回路の出力電圧、３３は制御電圧発生回路
の出力電圧を表わす。
Claims (1)
- １ 半導体基板と、該半導体基板へバイアス電位
を印加する端子を含むバイアス手段と、該基板へ
のバイアス電位の変化を検出する手段と、該端子
に一端が接続した伝達手段とを含み、上記検出す
る手段の出力により伝達手段の電流量を制御する
ようにしたことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5780078A JPS54148492A (en) | 1978-05-15 | 1978-05-15 | Integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5780078A JPS54148492A (en) | 1978-05-15 | 1978-05-15 | Integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54148492A JPS54148492A (en) | 1979-11-20 |
| JPS6161260B2 true JPS6161260B2 (ja) | 1986-12-24 |
Family
ID=13065973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5780078A Granted JPS54148492A (en) | 1978-05-15 | 1978-05-15 | Integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54148492A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5627952A (en) * | 1979-08-17 | 1981-03-18 | Hitachi Ltd | Circuit for generating substrate bias voltage |
| JPS56129358A (en) * | 1980-03-12 | 1981-10-09 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
| JPS56137667A (en) * | 1980-03-29 | 1981-10-27 | Toshiba Corp | Self substrate bias circuit |
| JPS58216452A (ja) * | 1982-06-09 | 1983-12-16 | Mitsubishi Electric Corp | 基板電位発生回路 |
| US5397934A (en) * | 1993-04-05 | 1995-03-14 | National Semiconductor Corporation | Apparatus and method for adjusting the threshold voltage of MOS transistors |
-
1978
- 1978-05-15 JP JP5780078A patent/JPS54148492A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54148492A (en) | 1979-11-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0477108B1 (en) | Voltage generator for a semiconductor integrated circuit | |
| EP0039946B1 (en) | Semiconductor integrated circuit device | |
| JP3765433B2 (ja) | 基板電圧を所望の値に維持するための回路及び方法 | |
| JP2592234B2 (ja) | 半導体装置 | |
| JPH05315852A (ja) | 電流制限回路および電流制限回路用定電圧源 | |
| KR100301629B1 (ko) | 레벨시프터에의해최적화된전류미러증폭기를가지는정전압발생기 | |
| JPH06204838A (ja) | 基準電圧発生器及び基準電圧の発生方法 | |
| EP0113865B1 (en) | Semiconductor integrated circuit | |
| US4547749A (en) | Voltage and temperature compensated FET ring oscillator | |
| JPH0679262B2 (ja) | 参照電圧回路 | |
| KR20000029660A (ko) | 전압제어된가변전류레퍼런스 | |
| JPH09116412A (ja) | 電圧発生回路 | |
| US6621329B2 (en) | Semiconductor device | |
| JPS6161260B2 (ja) | ||
| US5517107A (en) | On-chip variance detection for integrated circuit devices | |
| KR100397617B1 (ko) | 온도 변화에 따른 영향을 최소화하는 기판 전압 레벨 감지기 | |
| KR0150196B1 (ko) | BiCMOS 기준 전압 발생기 | |
| JP2853469B2 (ja) | 半導体集積装置 | |
| JPS59115618A (ja) | バイポーラｌｓｉ | |
| JP2647208B2 (ja) | Ａ級プッシュプル出力回路 | |
| KR100577552B1 (ko) | 반도체 메모리 장치의 내부 전압 변환회로 | |
| JP2740650B2 (ja) | 定電流発生回路 | |
| USRE35313E (en) | Semiconductor integrated circuit with voltage limiter having different output ranges from normal operation and performing of aging tests | |
| KR20040024789A (ko) | 안정된 내부 전압을 발생하는 내부전압 발생기 | |
| KR920000103B1 (ko) | 고전압 안정회로 내장형 ic |