JPS6158859B2

JPS6158859B2 -

Info

Publication number: JPS6158859B2
Application number: JP52022084A
Authority: JP
Inventors: Shigeaki Masuzawa; Shinya Shibata; Akyoshi Tanimoto; Shinzo Nishizaki
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1977-02-28
Filing date: 1977-02-28
Publication date: 1986-12-13
Also published as: JPS53106525A

Description

【発明の詳細な説明】本発明は音声で数値情報を出力できる音声出力
機器に関するものである。

本発明の特徴とするところは上述の音声電卓に
あつて、数値情報を導入するキー操作とこの数値
情報を音声出力として導出させる音声出力の制御
部分に特徴を有するものである。

即ち、キー操作を行いこのキーに対応する数値
情報の音声出力が行われている途中で、次のキー
操作を行なつた時に前の音声出力を中断してこの
続いて行なわれたキー操作に応答する音声出力が
行われることによつて速いキー操作時に各キーに
対応する音声出力が途中で切れて音声出力による
キー操作の確認ができないこと、また逆に１つの
キー操作による音声出力の完了毎に次のキー操作
を行わせるような方式とすることによつてキー操
作が遅くなり操作性が悪くなると言つた不都合を
解決した音声電卓を提供する。

又、今一つはフアンクシヨンキーの操作が行わ
れた場合には、これに応答して音声出力側を停止
させる方式となつていることであり、一連の数値
情報の音声出力がフアンクシヨンキー操作後にお
いても継続すると一連の数値情報と次の一連の数
値情報の区別が音声出力からは区別がつかないた
め、この区別を明瞭にすると共に演算制御を速く
実行させるために工夫した音声電卓となしている
ところである。

以下本発明について図面と共に詳細に説明す
る。

第１図は本発明の構成を示すブロツク回路図で
ある。第１図において、KUは各種フアンクシヨ
ンキーFKと数値キー１０Ｋを有したキーボード
ユニツトであり、この数値キー１０Ｋからのキー
信号はエンコーダECに導入され、そしてそのエ
ンコーダECからのエンコードされた数値情報は
バツフアNBへ導入される。

Ｍはランダムアクセスメモリー（RAM）構成
の数値レジスターであり、入力端Iiと出力端Oiそ
してアドレツシングはアドレスカウンタMADで
行う構成となつている。また、実施例では６桁の
ものを示し、上記バツフアNBからの数値情報は
マイクロオーダ２が導出されたときにカウンタ
MADのアドレス指定にしたがつて導入される。

SHRは上記数値レジスタＭの内容をシフト制
御するシフト回路であり、マイクロオーダ１が導
出されたときに、数値レジスタＭの内容を１桁左
シフトさせるものである。

CPUは中央制御回路であり、キーボードユニ
ツトKUでのキーの入力を検知してレジスタＭと
の間で適宜演算制御の処理を行うものである。

JKはキーボードユニツトKUでキー操作があつ
たか否かを検出する検出手段、J₁₀はキーボード
ユニツトKUの数値キー１０Ｋの操作が行われた
か否かを検出する検出手段である。

Ｃは加減算器AD₁との間で数値レジスタＭに何
桁導入されたかを計算する、レジスタ（カウン
タ）であり、数値情報がレジスタＭに導入される
毎に導入されるマイクロオーダ３によりレジスタ
Ｃと加減算器AD₁との間に加算回路が形成されレ
ジスタＣの内容に「１」づつ加算される。

Ｄは前記レジスタＣの内容がマイクロオーダ１
８の導出によつて導入されるレジスタ（カウン
タ）であり、マイクロオーダ７の導出時に該レジ
スタＤの内容でレジスタＭのアドレスカウンタ
MADを設定し、数値レジスタＭの情報を順次導
出させる。また、該レジスタＤは加減算器AD₁と
の間で減算回路を形成し、マイクロオーダ６の導
出により加減算器AD₁が減算器として動作し、つ
まり数値レジスタＭの情報が音声出力として導出
される毎にレジスタＤの内容から「１」だけ減算
される。そして、マイクロオーダ４及び５はレジ
スタＣとＤをリセツトする信号である。

JDは上記レジスタＤの内容が零か否かを検出
する検出手段であり、該検出手段が零検出を行う
と数値レジスタＭの一連の情報に関する音声出力
が完了したことを示すものである。

VRはリード・オンリー・メモリー（ROM）か
らなる記憶装置であり、デジタル・コード語を記
憶する。具体的にはこの記憶装置VRには数値情
報（「１」、「２」………）に対応するデジタル・
コード語が予め決められた順序で導入記憶されて
いる。図においては、「イチ」の領域、「ニ」の領
域、「サン」の領域を例示的に示している。

VACは上記記憶装置VRのアドレス指定を行う
アドレスカウンタであり、該カウンタVACへの
アドレス設定はマイクロオーダ８により数値レジ
スタＭからバツフアVBへ導入された情報がマイ
クロオーダ９の導出時に該カウンタVACへ導入
されることで行われる。このカウンタVACは記
憶装置VRの各領域における先頭アドレスを指定
するものとなつている。

また、該カウンタVACはマイクロオーダ１５
の導出時に加算器AD₂との間で加算回路を形成
し、各領域における先頭アドレスが指定された後
にその領域を順次アドレス指定するためカウント
アツプ動作を行うものである。

そして、記憶装置VRの各領域における最後に
ENDコードが夫々設けられ、このENDコードを
検出器JEで検出させて該検出器JEのENDコード
検出によりカウンタVACのカウントアツプ動作
が停止するものとなつている。更にマイクロオー
ダ１２はカウンタVACのリセツト信号となつて
いる。

DACは記憶装置VRの出力端に接続され、上記
デイジタル・コード語をアナログ情報に変換する
ためのデイジタル・アナログ変換器（Ｄ−Ａ変換
器）、LPFはローパス．フイルター、Ｄはスピー
カドライバー、SPは音声を出力するスピーカで
ある。また、PSはスピーカドライバーへの電源
供給を制御する制御器であり、フリツプフロツプ
FVのセツト出力SFVに応答してドライバーＤへ
電源供給を行う。そして、フリツプフロツプFV
はマイクロオーダ１０でセツトされ、マイクロオ
ーダ１１でリセツトされる。

Ｆは数値レジスタＭに数値情報が導入されたと
きにマイクロオーダ１３によつてセツトされるフ
リツプフロツプであり、このセツト状態を検出器
JFが検出する。またマイクロオーダ１４は該フ
リツプフロツプＦのリセツト信号である。

Ｇは音声出力が行われている場合にマイクロオ
ーダ１６によつてセツトされるフリツプフロツプ
であり、このセツト状態を検出器JGが検出す
る。また、マイクロオーダ１７は該フリツプフロ
ツプＧのリセツト信号である。

次に第２図は上記第１図の回路構成についての
動作状態を示すフローチヤートであり、この第２
図したがつて更に説明する。

この第２図においてn₁〜n₂₉はステツプを示
し、また１〜１８はマイクロオーダを示しており
第１図のマイクロオーダに相当するものである。

先ず、通常のキー操作時について説明すると、
最初何等キー操作のない状態ではn₁のステツプで
検出手段JKがキー操作を検出しないため、n₂の
ステツプに移行し、また該n₂では検出器JGがフ
リツプフロツプＧのセツト状態（音声出力状態）
を検出しないのでn₃のステツプに移行し、該n₃で
は検出器JFがフリツプフロツプＦのセツト状態
（数値レジスタＭに情報が導入されている状態）
を検出しないので再びn₁に戻る。

このため、キー操作のない状態ではn₁→n₂−n₃
→n₁のループを循環する。

その後、キーボードユニツトKUのキー操作が
行われると、n₁ステツプからn₄ステツプに移行す
る（検出手段JKがキー操作のあつたことを検出
するため）。

そして、n₄のステツプで検出手段J₁₀が数値キ
ー操作かフアンクシヨンキー操作かを検出し今数
値キーであるとするとn₅のステツプに移行する。
この時、第１図において操作された数値キーのキ
ー信号がエンコーダECでエンコードされた後に
その数値情報がバツフアNBに導入される。この
n₅のステツプでマイクロオーダ１を導出してシフ
ト回路SHRを動作させて数値レジスタＭの内容
を左シフトさせ、次にn₆のステツプに移行する。

n₆のステツプではマイクロオーダ２が導出され
てバツフアNBに導入された数値情報が入力端Ii
に与えられると共にアドレスカウンタMADに対
してレジスターＭの第１桁目M₁をアクセスする
ためのアドレスコードN₁が与えられて、レジス
タＭのM₁にその数値情報が導入される。そし
て、n₇のステツプに移行する。

n₇のステツプではマイクロオーダ３が導出され
てレジスタＣと加減算器AD₁との間に加算回路が
形成されて、レジスタＣの内容に「１」を加算す
る。この場合、レジスタＣは最初「０」の状態で
あるから「１」となる。そして、n₂₉のステツプ
に移行する。

n₂₉のステツプではマイクロオーダ１８が導出
されてレジスタＣの内容がレジスタＤへ転送され
る。この時、レジスタＣはそのまま情報を記憶
し、その後n₁₁のステツプに移行する。

n₁₁のステツプでは検出器JGがフリツプフロツ
プＧのセツト状態（音声出力状態）を検出しない
のでn₂₂のステツプへ移行させる。このn₂₂のステ
ツプでは検出手段JDがレジスタＤにn₂₉のステツ
プで既に「１」が導入されていることから零状態
でないことを検出するため、n₂₄のステツプへ移
行する。

このn₂₄のステツプではマイクロオーダ１３が
導出されてフリツプフロツプＦがセツトされ、そ
の後再びn₁のステツプに戻る。前記フリツプフロ
ツプＦのセツトで、検出器JFはそのセツト状態
を検出することになる。

このn₁に戻つた後、次のキー操作が行われない
状態ではn₁ステツプからn₂ステツプへ移行し、ま
たn₂のステツプで検出器JGがフリツプフロツプ
Ｇのセツト状態（音声出力状態）を検出しないの
でn₃のステツプへ移行する。

n₃のステツプでは検出器JEがフリツプフロツ
プＦのセツト状態を検出しているためにn₁₂のス
テツプへ移行させる。

このn₁₂のステツプにおいて、マイクロオーダ
７が導出されてレジスタＤの内容をもつてアドレ
スカウンタMADを設定し、数値レジスタＭの第
１桁目を指定する。つまり、レジスタＤの内容が
「１」であるからアドレスカウンタMADの内容を
「１」に設定させることでレジスタＭの第１桁目
をアドレス指定するものとなる。その後n₁₃のス
テツプに移行してマイクロオーダ８の導出により
レジスタＭの第１桁目の数値情報がバツフアVB
へ導入され、次のn₁₅のステツプへ移行する。

n₁₅のステツプではマイクロオーダ１６が導出
されてフリツプフロツプＧがセツト（音声出力の
開示状態を記憶する。）される。この時、検出器
JGがフリツプフロツプＧのセツト状態を検出す
る。そして、次のn₁₆のステツプに移行してマイ
クロオーダ９を導出させ、バツフアVBの内容を
もつてアドレスカウンタVACを設定する。この
アドレスカウンタVACの指定はレジスタＭの数
値情報に対応する記憶装置VRの領域についての
先頭をアドレスするものである。

そして、n₁₇のステツプに移行してマイクロオ
ーダ１０を導出し、フリツプフロツプFVをセツ
トさせる。このフリツプフロツプFVのセツト出
力SFVに応答して制御器PSがスピーカドライバ
ーＤに電源を供給する。

前記n₁₇のステツプから次にn₁₈のステツプに移
行し、該n₁₈のステツプではENDコード検出器JE
がENDコードを検出しないので（アドレスカウ
ンタVACが対応する領域の先頭アドレスを指定
したところであるから）n₂₆のステツプへ移行す
る。

このn₂₆のステツプでは後述する第３図、第４
図に示す遅延動作を行なつた後にn₂₅のステツプ
に移行する。このn₂₅のステツプではマイクロオ
ーダ１５を導出してアドレスカウンタVACと加
算器AD₂の加算回路を形成してアドレスカウンタ
VACの内容に「１」加算して領域内の次のアド
レス指定を行わせる。そして再びn₁のステツプに
戻り、次のキー操作がない場合にはn₁からn₂に移
行し、このn₂のステツプでは検出器JGがフリツ
プフロツプＧのセツト状態（音声出力状態）を検
出しているのでn₁₈のステツプへ移行させ、END
コードを検出器JEが検出するまでn₂₆→n₂₅→n₁と
移行し、つまりn₁→n₂→n₁₈→n₂₆→n₂₅→n₁のルー
プを循環して指定された領域を全部順次アクセス
するものである。

アドレスカウンタVACでアドレスされた記憶
装置VRの領域はその先頭番地から順次デイジタ
ル、コード語が取出されてＤ−Ａ変換器DACで
変換され、然る後ローパス、フイルターLPF、ス
ピーカドライバーＤを介してスピーカSPから音
声により出力される。

この場合、アドレスカウンタVACは上述した
ように数値レジスタＭの各桁の内容をもつてアド
レス設定されることから、数値情報「１」でアド
レス設定した時には記憶装置VRの「イチ」の領
域、数値情報「２」でアドレス設定した時には
「ニ」の領域と言つた様に指定する構成である。

指定した領域からENDコードが導出されると
検出器JEがこれを検出し、n₁₈のステツプから今
度はn₁₉のステツプに移行される。

このn₁₉のステツプではマイクロオーダ１１が
導出されてフリツプフロツプFVがリセツトさ
れ、これに応答して制御器PSがドライバーＤへ
の電源供給を停止する。そして、n₂₀のステツプ
へ移行してマイクロオーダ１７を導出させ、ここ
でフリツプフロツプＧをリセツトし、次にn₂₁の
ステツプへ移行してマイクロオーダ１２を導出さ
せ、ここでアドレスカウンタVACをリセツトさ
せる。そして、n₁₄のステツプへ移行し、マイク
ロオーダ６の導出によりレジスタＤと加減算器
AD₁との間に減算回路を形成させる。このため、
レジスタＤの内容から「１」だけ減算を行い該レ
ジスタＤは内容が「１」であつたので「０」とな
る。

然る後、n₂₂のステツプで検出手段JDがレジス
タＤの零状態を検出するために（検出手段Ｄは置
数した桁数分の音声出力を完了したことを判断）
ステツプn₂₃に移行し、ここでマイクロオーダ１
４の導出によりフリツプフロツプＦをリセツト
し、次にn₂₇のステツプへ移行してここでマイク
ロオーダ４の導出によりレジスタＣをリセツト
し、次にn₂₈のステツプへ移行してここでマイク
ロオーダ５の導出によりレジスタＤをリセツト
し、そしてn₁のステツプへ再び戻る。

上記n₁₄のステツプにおいて、レジスタＤの内
容から「１」減算する動作は１つの領域を全部ア
クセスした後に必ず行われ、そしてn₂₂のステツ
プにおいて検出手段Ｄのジヤツジは置数した桁数
分の音声出力が完了したかどうかを検出し、この
レジスタＤの零状態検出でその完了を検出するも
のである。

前記n₁のステツプに戻つた時に次のキー操作が
ない場合にはn₁→n₂→n₃→n₁のループを循環す
る。

その後、第２番目のキー操作が行われると、上
記第１番目のキー操作と全く同様な方式で行われ
る。

この場合、特にn₅のステツプでレジスタＭの内
容が左シフトされるために、第２の桁M₂に第１
番目のキー操作による数値情報がそして第１の桁
M₁に第２番目のキー操作による数値情報が導入
される。このため、n₁₂のステツプでレジスタＤ
の内容「１」でアドレスカウンタMADが設定さ
れるが、レジスタＭの第１番目の桁M₁を指定
し、n₁₃〜n₁₆のステツプでこの第１番目の桁（第
２番目のキー操作による数値情報）でアドレスカ
ウンタVACが設定され、これに対応する記憶装
置VRの領域が指定されて音声として出力され
る。

この様に、数値キーを操作してこれに対応する
音声出力が行われた後に順次数値キーを操作して
置数する場合には上述の動作で遂行される。

ここで、上述において触れた第３図、第４図に
ついて説明すると、第３図はn₂₆のステツプにお
ける具体的なフローチヤートを示すものでありま
た第４図はその回路構成であつて、ある定数ｎを
レジスタ（カウンタ）Ｈへ導入させるステツプ
n₂₆′とレジスタＨの内容の零状態を判定するステ
ツプn₂₆″とからなり、零状態でない場合には前記
レジスタＨと減算器AD₃との間で構成される減算
回路のステツプ２６へ移行する。また零状態で
は上述のn₂₅のステツプへ移行する。即ち、ステ
ツプ２６′でマイクロオーダ２０を導出して定数
ｎをレジスタＨへ導入し、そしてステツプ２６″
で判定器JHが零状態を判定し、初めは零状態で
ないためn₂₆のステツプへ移行し、ここでマイ
クロオーダ２１の導出により「１」減算して再び
２６″のステツプへ戻り、また零判定を行う。こ
のためレジスタＨが零状態になるまでn₂₆″→n₂₆
→n₂₆″のループを循環することから遅延動作が
行われる。

次に、キーボードユニツトKUのフアンクシヨ
ンキーを操作した場合に、n₁からn₄のステツプに
移行し、ここで検出手段J₁₀が数値キーを検出し
ないのでn₈のステツプに移行する。前記n₈のステ
ツプでマイクロオーダ４が導出されてレジスタＣ
をリセツトし、次にn₉のステツプへ移行し、ここ
でマイクロオーダ５が導出されてレジスタＤをリ
セツトしてn₃₀へ移行する。

このn₃₀のステツプではフリツプフロツプFVを
リセツトし、次にn₃₁のステツプにおいてフリツ
プフロツプＧをリセツトし、更にn₃₂のステツプ
においてアドレスカウンタVACをリセツトした
後n₁₀のステツプへ移行する。このn₁₀のステツプ
ではフアンクシヨンキーに対応した制御ルーチン
を実行し、その後もとのn₁のステツプに戻る。

このため、フアンクシヨンキーが操作されると
音声出力中であつても強制的に音声出力の停止制
御を行うものとなつている。

次に、キーボードユニツトKUのキー操作を速
くした場合に、つまり第１のキー操作による数値
情報を音声出力している途中で第２のキー操作が
行われる場合の制御について説明する。

今、第１のキー操作（数値キー）を行い、上述
した様にn₁→n₄→n₅→n₆→n₇→n₂₉→n₁₁→n₂₂→n₂₄
→n₁→n₂→n₃→n₁₂→n₁₃→n₁₅→n₁₆→n₁₇→n₁₈→n₂₆
→n₂₅→n₁と戻り、更にn₁→n₂→n₁₈→n₂₆→n₂₅→n₁
のループを循環して記憶装置VRの指定領域を順
次アクセスし、音声出力を導出させる。

この音声出力中に第２番目のキー操作が行われ
ると、n₁→n₂→n₁₃→n₂₆→n₂₅→n₁のループからn₁
→n₄→n₅→n₆→n₇→n₂₉→n₁₁のステツプに移行
し、このn₁₁のステツプにおいてフリツプフロツ
プＧがセツト状態（音声出力状態）を検出器JG
が検出しているためn₂₆のステツプへ移行させ、
このn₂₆→n₂₅→n₁から上述のループ（n₁→n₂→n₁₈
→n₂₆→n₂₅→n₁）に再び戻る。

即ち、キー操作が速く行われて、第１のキー操
作による数値情報を音声出力している途中に第２
のキー操作或は第３のキー操作が行われると、こ
の音声出力を中断し前記第２のキー操作及び第３
のキー操作に応答してその数値情報を一旦、数値
レジスタＭに有効に導入し、然る後再び前記音声
出力を続いて導出するものである。

この場合に、第２のキー操作或は第３のキー操
作が導入された場合にはn₁₈→n₂₆→n₂₅のステツプ
を通らないため（上記説明の中断状態をさす）、
アドレスカウンタVACはカウントアツプされな
いので同じ番地を指定し続けることになつて正常
の音声波形がその時にくずれることになるが、
n₂₆の遅延回路による遅延時間で決定される記憶
装置VRの出力速度に比してn₅からn₁₁までのステ
ツプの処理時間が非常に短いので実質上問題にな
らず、音声出力としては連続した正常の音声出力
として聞こえる。

今少しこの動作を具体的に説明すると、第１番
目に数値「１」の数値キーを操作し、上記n₁→n₂
→n₁₈→n₂₆→n₂₅→n₁のループを循環してこの数値
「１」の音声出力状態において第２番目に数値
「２」のキー及び第３番目に数値「３」のキーを
連続して操作したとする。

すると上記ループの循環動作からn₁→n₄→n₅→
n₆→n₇→n₂₉→n₁₁→n₁₈→n₂₆→n₂₅→n₁の動作が２
回行われレジスタＭの第１桁目に数値「３」の情
報が、第２桁目に数値「２」の情報が、第３桁目
に数値「１」の情報が夫々導入される。また、n₇
のステツプでレジスタＣの内容に「１」の加算を
２回行われることから、第１番目のキー操作でレ
ジスタＣの内容が「１」となつていることからそ
の内容は「３」となる。更にn₂₉のステツプでレ
ジスタＣの内容がレジスタＤへ導入されることか
らレジスタＤの内容も「３」となる。

そして、n₁のステツプで次のキーつまり第４番
目のキー操作が行われていない場合にはn₁→n₂→
n₁₈→n₂₆→n₂₅→n₁の循環ループを再び移行して数
値「１」に対応する音声出力「イチ」を上記に継
続して行う。

エンドコードの検出器JEがエンコードを検出
するとn₁₈のステツプからn₁₉→n₂₀→n₂₁→n₁₄へ移
行し、このn₁₄のステツプでレジスタＤの「３」
から「１」だけ減算する。そして、n₂₂ではレジ
スタＤの内容が「２」となつているのでn₂₄→n₁
に移行し、n₁→n₂→n₃へ移行する。これは前記
n₂₀のステツプでフリツプフロツプＧがリセツト
されているからである。

n₃のステツプからn₁₂→n₁₃→n₁₅→n₁₆→n₁₇のス
テツプへ移行し、レジスタＤの内容「２」でアド
レスカウンタMADをアドレス設定し、レジスタ
Ｍの第２の桁の内容、つまり数値「２」で記憶装
置VRのアドレスカウンタVACを設定して記憶装
置「ニ」の領域の先頭をアドレスし、この音声出
力を行う。そして、n₁₈→n₂₆−n₂₅−n₁へ移行し再
びエンドコードが導出されるまでn₁→n₂→n₁₈→
n₂₆→n₂₅→n₁のループを循環する。

然る後エンドコードが検出器JEで検出される
と上記と同様な動作を行う。この場合レジスタＤ
の内容が「１」となつてレジスタＭの第１桁目が
アドレス指定され、数値「３」の情報によつて記
憶装置VRのアドレスカウンタVACが設定される
ことで「サン」の領域を順次指定して音声出力が
行われる。

その後にエンドコードが検出器JEで検出され
ると、n₁₈→n₁₉→n₂₀→n₂₁→n₁₄→n₂₂→n₂₃→n₂₇→
n₂₈→n₁のステツプを移行するものである。

以上の様に本発明の音声電卓にあつては数値情
報を導入するキー操作とこの数値情報を音声出力
として導出させる音声出力の制御において、特に
キー操作が速く行われて第１番目のキー操作に対
応する数値情報の音声出力が行われている途中で
次の第２番目のキー或は第３番目のキー操作が行
なわれた時にこの第２、３番目のキーによる数値
情報を有効にリードインし、そして音声出力も第
１、２、３番目の数値情報に対応して順次出力さ
れて音声がキー操作との関係で中途で切れて完全
な音声出力ができないといつた不都合を解消し、
速いキー操作でもリードインが確実に行われしか
もこれに関連する音声出力も完全で音声による確
認もできるものとなる。

また、フアンクシヨンキーの操作が行われた場
合には音声出力中であつてもこのキー操作に応答
して音声出力側を停止させる制御を行わせるよう
にすれば、一連の数値情報の音声出力がフアンク
シヨンキー操作後においても、継続するとこの一
連の数値情報の音声出力と次の一連の数値情報の
音声出力の区別がつかないような不都合を解消で
き、そのため一連の数値情報の区別ができて操作
上便利となると共に演算制御の実行も迅速に行わ
せることができる。

【図面の簡単な説明】

第１図は本発明音声出力機器の構成を示すブロ
ツク回路図、第２図は第１図の構成におけるフロ
ーチヤート、第３図及び第４図は第２図のn₂₆の
ステツプにおける具体的構成を示すフローチヤー
トと回路構成図である。 KU：キーボートユニツト、JK：キー操作の判
定を行う検出手段、J₁₀：数値キー操作の判定を
行う検出手段、EC：エンコーダ、Ｍ：数値レジ
スタ、MAD：アドレスカウンタ、SHR：シフト
回路、CPU：中央制御回路、Ｃ及びＤ：レジス
タ（カウンタ）、AD₁：加減算器、VR：記憶装置
（ROM）、VAC：アドレスカウンタ、AD₂：加算
器、DAC：デイジタル−アナログ変換器、Ｄ：
スピーカドライバー、SP：スピーカ、Ｆ，Ｇ，
FV：フリツプフロツプ。

Claims

【特許請求の範囲】

１数値キーにて入力した数値情報を順次シフト
して記憶する数値レジスタと、前記数値情報に対
応するデジタル情報を記憶する記憶装置と、前記
数値レジスタに数値が導入される毎に１カウント
ずつカウントアツプして、導入された数値の桁数
をカウントする桁数カウンタ手段と、前記桁数カ
ウンタ手段のカウント内容を所定のタイミングで
導入するカウンタと、前記カウンタの内容で前記
数値レジスタのアドレスを指定する第１のアドレ
スカウンタと、前記数値レジスタからアドレス指
定された数値情報が出力される毎に前記カウンタ
の内容を１カウントずつカウントダウンする減算
回路と、前記数値レジスタの出力内容で前記記憶
装置のアドレスを指定する第２のアドレスカウン
タと、前記記憶装置からアドレス指定によつて読
み出されたデジタル情報を音声化する手段とから
成ることを特徴とする音声出力機器。