JPS6158035A - パタ−ン検出器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パターン検出器、特に入カバターンのビット
信号構成を分割し、複数のメモリのアドレス信゛号端子
に入力して、各々のメモリからの出力を対応するビット
毎にＡＮＤをとることにより、あらかじめ装置に登録し
ておいた所定パターンのうちどのパターンが入ったかを
、高速に且つ少ないハード量で検出し出力するパターン
検出器に関するものである。

一般に、ＣＰＵ等のロジック回路の動作状態を調べる場
合には、ロジックアナライザーと呼ばれる装置が用いら
れている。第２図にロジックアナライザーの構成及びそ
の測定例を表わすブロック図を示す。図において、７は
ＩＣチップが搭載されているプリント基板、８はパター
ン検出器、９はコントローラ、１０は表示用メモリ、１
１はディスプレイ装置、１２はロジックアナライザー。

ｒｃ、−ｒｃｂはロジック回路により構成されているＩ
Ｃチップ；Ｐ２Ｎ２．はプローブを示す。この装置を用
いてプリント基板７上の【ＣチップＩＣ１〜ＩＣ１，の
動作状態を開べるには、測定用ｂｊ：１１子であるプロ
ーブＰ、〜Ｐ７−１−ＩＣチップＩＣ。

〜ＩＣ，の所望の端子にあてがう。この時プローブＰ　
　−Ｐｌ、には、それぞれのロジ・ツク回路の動作状態
に応じて“０”又は“１”の信号が入力される。プロー
ブＰ、〜Ｐｂから入力された信号パターンは、パターン
検出器８及び表示用メモリー０に転送される。該表示用
メモリー０は、一定の記憶容量を有し、ロジック回路の
１クロック分の動作に伴って、最も古い記憶内容を抹消
し、最新の情報を取込んで記憶することにより常に一定
量の情報を記憶している。パターン検出器８には、所望
のＩＣチップＩＣ，〜Ｉｃｅの所定の端子の出力状態が
パターンとルて予め登録されており、入力された信号パ
ターン（以下、入カバターンと称ス）と登録パターンが
一致したか否かを表わす信号出力をコントローラ９に対
して行なう。該コントローラ９は入カバターンと登録パ
ターンが一致したという信号が入力されると、予めプロ
グラ−ムされた内容に従って表示用メモリー０に対し、
出力命令を出す。該表示用メモリー０はコントローラ９
からの出力命令を受けて、記憶している内容をディスプ
レイ装置１１に出力し、該ディスプレイ装置１１は上記
表示用メモリ１０より入力された内容を“０”又は“１
”に対応した波形として表示する。

従って、表示用メモリ１０が例えば、ロジ、７り回路の
２５６クロツク分の動作状態を表わす内容を記憶できる
場合に、所望のパターンを検出した以後の２５６クロツ
ク分の動作状態を知りたいならば、測定者は、所望のパ
ターンの検出後２５５クロック分の動作状態を表わす内
容を表示用メモリ１０が新たに取込んだ後に表示用メモ
リ１０に出力指令を行なうよう予めコントローラ９にプ
ログラムしておけばよい。

以上説明したようなロジックアナライザーにおいては、
同時に多くの測定点で測定が行なえることや、多くのパ
ターンを登録できることが要求される。従って、パター
ン検出器は多種類の入カバターンの中から登録された複
数のパターンだけを検出する必要があり、しかも測定対
象となるロジック回路は高速で動作しているため検出速
度も速くなければならない、また、パターン１．パター
ン３．パターン２の順で３つのパターンを検出した時に
初めて、表示用メモリ１０の内容をディスプレイ族Ｗｌ
ｌに表示させたい場合には、入カバターンと登録パター
ンが一致したか否かを検出するだけでなく、どの登録パ
ターンと一致したのかも検出する必要がある。

〔従来の技術〕

従来は、登録パターンが１種類の場合にはレジスタに登
録パターンをセットしておき、入カバターンとレジスタ
の内容をコンパレータにより比較して一致したか否かを
検出していた。この場合複数の登録パターンを検出する
ためには、レジスタとコンパレータの組を登録パターン
数だけ用意し、入カバターンとそれぞれの登録パターン
との比較を並列的に行なう方法（従来例１）がある。

第３図にこの方法を用いたパターン検出器の構成を表わ
すブロック図を示す。図において、第２図に示したプロ
ーブＰ、〜Ｐｂより、入力された６ビツト幅の入カバタ
ーンが印加される入力信号線Ｌ１ｙは、コンパレータＣ
ｉ　＝　Ｃｙに入力され、６ビツト幅の４種類の登録パ
ターンを印加する入力信号線り、ｏ”’Ｌ’２５はそれ
ぞれ６ビソトレジスタＲ１〜Ｒ４に接続されている。レ
ジスタＲ７〜Ｒｐからの出力信号線はそ９れぞれコンパ
レータＣ７〜Ｃケに接続され、コンパレークＣ７〜Ｃ４
からの出力は出力信号線Ｌユ、〜Ｌ、Ｌ２に出力される
。この構成を用いてパターン検出を行なうには、パター
ン登録用入力信号線Ｌ７〜Ｌ２Ｊにそれぞれ所望のパタ
ーンを印加してレジスタＲ／〜Ｒ９に予め登録パターン
をセットする。レジスタＲ７〜Ｒｖは入力信号線Ｌｄに
入カバターンが印加される度に、セットされている内容
をそれぞれコンパレータＣ７〜Ｃｌに出力する。コンパ
レータＣ７〜Ｃダは入カバターンと登録パターンを比較
し、一致したか否かを表わす信号を出力信号線Ｌ２り〜
Ｌηに出力する。従って第３図に示したパターン検出器
は複数の登録パターンに対して、入カバターンと登録パ
ターンが一致したか否かの検出及びどの登録パターンと
一致したかの検出をすることができ、値の比較を行なう
時間で検出できるので高速である。

〔発明が解決しようとする問題点〕

しかしながら上記パターン検出器においては、レジスタ
を複数個必要とするためこれを一般の電気回路で組むと
、レジスタを構成するフリップ・フロップ回路、レジス
タ指定するためのデコーダ及びそれらの制御回路を個別
に設る構成としなければならないためハード量が多くな
ってしまうという欠点がある。この欠点を解決する手段
として、メモリに登録パターンを全て記憶させておき、
パターンが入力される度に先頭アドレスから順次検索し
て行き、入カバターンと登録パターンが一致したら検索
を止め検出結果を出力するという方法（従来例２）があ
るが、この場合ハード量は少なくて済むが、登録パター
ン数が多くなると検出に時間がかかってしまう。

一方、メモリを用いて検出時間の短いパターン検出器を
構成する方法として、入カバターンのビット幅に対応し
たアドレスを有するメモリを用いる方法（従来例３）が
ある。第４図にこの方法を用いたパターン検出器の構成
を表わすブロック図を示す。図において、第２図に示し
たプローブＰ７〜Ｐ、＜より入力された６ビツト幅の入
カバターンがそれぞれ印加される入力信号線Ｌ２２〜Ｌ
Ｊ’Ｊは、６４ワード×３ビツト構成のメモリ１３のア
ドレス信号端子Ａ６〜Ａ／／に接続され、アドレス信号
端子Ａ！〜Ａ／／の信号線はデコーダ１４に接続されて
いる。デコーダ１４は入力されたアドレス信号をデコー
ドし、メモリセルアレイ１５のアドレスｏｏｏｏｏｏ番
地〜アドレス１１１１１１番地を選択するアドレス選択
線ＡＤＤＪ＋　（００００００）〜ＡＤＤ、（１１１１
１１）のいずれか１本を選択する。パターン登録用の入
力信号線ＬＪＩ〜Ｌ７７はそれぞれメモリ１３のデータ
入力端子Ｄｉｎｙ〜Ｄｉｎ７７に接続され、データ入力
端子Ｄｉｎ７〜Ｄｉ　ｎ　、、の信号線は、それぞれメ
モリセルアレイ１５の各アドレスの１〜３ビツト目のメ
モリセルに接続されている。また、メモリセルアレイ１
５の各アドレスの１〜３ビツト目のメモリセルからの出
力信号線は、それぞれデータ出力端子Ｄｏｕｔり〜Ｄｏ
ｕｔｕに接続され、データ出力端子ＤｏｕｔＦ〜Ｄｏｕ
ｔｌｌからの出力は、それぞれ出力信号線ＬＪ’７〜Ｌ
４に出力される。

次に第４図に示した回路の動作について、登録パターン
が０００００１　　（パターン１）、０００１００　（
パターン２）、０１１１００　　（パターン３）、１１
００１０　（パターン４）の４種類の場合を例にとって
説明する。第４図に示した回路構成によって上記４種類
の登録パターンの検出を行なうには、予め上記４種類の
パターンをメモリ１３に登録しておく必要がある。

パターンの登録を行なうには、まずメモリ１３のずべて
のメモリセルに“Ｏ”を書込んで上記メモリ１３をクリ
アする。パターン１を登録するには、該パターンを入力
信号線Ｌ　、ｇ〜Ｌｊ３に印加し、その結果指定される
メモリセルアレイ１５内のアドレス０００００１番地に
、パターン登録用入力信号線Ｌｊ％〜Ｌ３６にそれぞれ
０”、“０”、“′１”を印加して書込みを行なう。以
下同様にしてアドレス０００１００，０１１１００，１
１００ｉｏ番地にそれぞれ０１０，０１１．１００を書
込み、他のアドレスにはＯＯＯを書込めば上記パターン
１〜４の登録が完了する。

続いてパターン検出方法について説明する。予め上記パ
ターン１〜４が登録されているので、入カバターンとし
て０００００１という６ビツト幅の信号がそれぞれ１ビ
ツトずつ入力信号線ＬユＩ〜Ｌ、３に印加されるとその
結果、メモリセルアレイ１５内のアドレス０００００１
番地が指定される。

従ってパターン検出時にはメモリ１３を常に読出しモー
ドにしておけば、上記アドレス指定の結果、データ出力
端子Ｄｏｕｔ２〜Ｄｏｕｔ／ｌよりそれぞれ“０”、“
０”、“１”が出力信号線り、ｊ７〜ＬＪＰに出力され
る。同様にしてパターン２〜４が入力信号線Ｌａｇ　＝
　Ｌ　ＪＪに印加されるとそれぞれ０１０゜０１１．１
００という出力が得られ、パターン１〜４以外のパター
ンが入力信号線Ｌ４〜Ｌｊ、に印加されると、０００と
いう出力が得られる。従って入カバターンが登録パター
ンと一致したか否か及び一致した場合にはどの登録パタ
ーンと一致したのかが検出できる。

この方法ではメモリを１回読み出す時間で検出できるの
で高速であるが、入カバターンのビット幅が大きくなる
と必要なメモリの容量が大きくなり、今度はハード量が
非常に大きなものとなってしまう。

〔問題点を解決するための手段〕

本発明は入カバターンのビット幅が大きい時や登録パタ
ーン数が多い時でも、少ないハード量で且つ、高速に入
カバターンが登録パターンと一致したか否か及びどの登
録パターンと一致したのかを検出することを可能にした
もので、その手段は、複数のメモリを備え、複数ビット
より成る特定パターンの、一部ビットに対応した第１メ
モリ内のデータ格納場所の内容と、上記特定パターンの
、他の一部ビットに対応した第２メモリ内のデータ格納
場所の内容とが、所定の論理関係になるように上記第１
．第２メモリを構成すると共に、複数ビットより成る検
査対象となるパターンの、一部ビットを用いて上記第１
メモリをアクセスし、上記検査対象となるパターンの、
他の一部ビットを用いて上記第２メモリをアクセスし、
当該アクセスした結果の再出力が、上記所定の論理関係
にあるか否かを調べる手段を備えていることを特徴とす
るパターン検出器によってなされる。

〔作　用〕

上記パターン検出器においては、入力パターンリから出
力されるデータを対応するビット毎に一致するか否かを
比較してその結果を出力する構成となっているため、必
要なメモリの容量は入カバターンのビット幅だけアドレ
スを有するメモリを用いる場合に較べて少なくなり、ま
たレジスタを用いる必要もないので入カバターンのビッ
ト幅が大きい時や登録するパターンの数が大きい時には
ハード量を減少させることができる。また、検出には各
メモリを並列的に１回読出す時間及び各メモリから読出
されたデータが一致するか否かを比較する時間を要する
だけなので高速の検出を行なうことができる。

〔実施例〕

以下図面を参照して本発明の実施例を詳細に説明する。

第１図に本発明の一実施例の回路構成を示す。

この図では、入カバターンが６ビツト幅、登録パターン
が４種類の時に入カバターンを上位、下位それぞれ３ビ
ツトずつに分割し、８ワード×４ビツト構成の２個のメ
モリを用いて回路を構成した場合を示している。

図において、入カバターンの一部ビットである上位３ビ
ツトのビット信号がそれぞれ印加される入力信号線Ｌ７
〜Ｌ３は、メモリ１のアドレス信号端子Ａ、〜Ａ２に接
続され、アドレス信号端子Ａ、〜Ａえの信号線・はデコ
ーダ３に接続されている。デコーダ３は入力されたアド
レス信号をデコードし、メモリセルアレイ４５のアドレ
ス０００番地−アドレス１１１番地を選択するアドレス
選択線ＡＤＤ、（０００）〜ＡＤＤ、（１１１）のいず
れか１本を選択する。

一方、入カバターンの他の一部ビットである下位３ビツ
トのビット信号がそれぞれ印加される入力信号線Ｌ７〜
Ｌ７はメモリ２のアドレス信号端子Ａ、〜Ａ、に接続さ
れ、アドレス信号端子Ａ、、１〜ＡＦの信号線はデコー
ダ４に接続されている。

デコーダ４は入力されたアドレス信号をデコードし、メ
モリセルアレイ６のアドレス０００番地−アドレス１１
１番地を選択するアドレス選択線ＡＤＤよ（ＯＯＯ）〜
ＡＤＤ２（１１１）のいずれか１本を選択する。

パターン登録用の入力信号線り、〜Ｌｔｏはそれぞれメ
モリ１のデータ入力端子Ｄｉｎｚ〜Ｄｉｎｐに接続され
、他の、パターン登録用の入力信号線Ｌ　／／〜Ｌ／〆
はそれぞれメモリ２のデータ入力端子Ｄｉｎ、７〜Ｄｉ
ｎｉに接続されている。メモリ１のデータ入力端子Ｄ　
ｉｎ　ｔ　”　Ｄ　ｉｎｚの信号線は、それぞれメモリ
セルアレイ５の各アドレスの１〜４ビツト目のメモリセ
ルに接続され、メモリ２のデータ入力端子Ｄｉｎｒ＝Ｄ
ｉｎｇの信号線は、それぞれメモリセルアレイ６の各ア
ドレスの１〜４ビツト目のメモリセルに接続されている
。メモリ１のメモリセルアレイ５の各アドレスの１〜４
ビ・ノド目のメモリセルアレイ６の各アドレスの１〜４
ビ・ノド目のメ出力端子Ｄ　ｏｕｔ　を及びＤ　ｏｕｔ
Ｊ−＋Ｄ　ｏｕｔ）−及びＤｏｕｔｌ、　　、　Ｄｏｕ
ｔＪ及びＤ　ｏｕｔ７　、Ｄ　ｏｕｔダ及びＤｏｕｔ８
からの出力信号線は、それぞれＡＮＤ回路ＡＤ／〜ＡＤ
Ｉｌに接続され、ＡＮＤ回路ＡＤ／ＮＡＤダは出力信号
線Ｌ７５〜Ｌ７１１にそれぞれ出力を行なう。

次に第１図に示した回路の動作について説明する。まず
、入カバターンの中から検出したい特定パターンの登録
方法について説明するが、ここでは登録するパターンと
して０００００１　　（パターン１）、０００１００　
（パターン２）、０１１１００　（パターン３）、１１
００１０　　（パターン４）という４種類のパターンを
例にとって考えることにする。パターンの登録を行なう
には、まずメモリ１及びメモリ２のすべてのメモリセル
の内容を０”にして２個のメモリをクリアしておく必要
がある。このためには入力信号線り、〜Ｌ乙に印加する
信号を順次変化させることによりメモリ１及びメモリ２
のアドレスを切換え、その度にパターン登録用入力信号
線Ｌ２〜Ｌｚ％に“０”を印加してメモリ１及びメモリ
２の全てのメモリセルにＯ”を書込めばよい。

この後パターン１〜４を登録するには、まず入力信号線
り、〜ＬＪにそれぞれ“０”、“０”。

“θ″を印加し、入力信号線ＬダルＬ乙にそれぞれ“０
”、“Ｏ”、“０”を印加する。入力信号線り、〜Ｌｊ
に印加された信号はそれぞれアドレス信号端子Ａ、〜Ａ
２．を通じてデコーダ３に入力され、該デコーダ３は入
力された信号をテゴードした結果、アドレス選択線ＡＤ
Ｄ／　　（ｏｏ＆）に１″を出力するのでメモリセルア
レイ５内のアドレスＯＯＯ番地のメモリセルが選択され
る。

一方、入力信号線Ｌｐ〜ｔ、４に印加された信号はそれ
ぞれアドレス信号端子ＡＪ　−Ａ／−を通じてデコーダ
４に入力され、該デコーダ４は入力された信号をデコー
ドした結果、アドレス選択線ＡＤＤえ（０００）に１″
を出力するのでメモリセルアレイ６内のアドレス０００
番地のメモリセルが選択される。この時パターン登録用
入力信号線Ｌ２〜Ｌ７．、にそれぞれ１”、１″、′０
”。

“′０”を印加し、パターン登録用入力信号線Ｌ７７〜
Ｌ７メにそれぞれ０″、′０”、“０″、“Ｏ”を印加
して書込みを行なえば、第１図に示したようにメモリセ
ルアレイ５内のアドレス０００番地の１〜４ビツト目の
メモリセルにそれぞれ“１”、“１”、“０”、“′０
”が書込まれ、メモリセルアレイ６内のアドレス０００
番地の１〜４ビツト目のメモリセルにそれぞれ“０”、
“０″。

“′０”、′０”が書込まれる。

以下同様にして入力信号線り、〜Ｌ５に印加する信号を
“０”、０″　ｍＩｎから１″、′１”、“１”まで順
次切換え、同時に、入力信号線Ｌ９〜Ｌ６に印加する信
号を“０”、“０”。

“１”から“１”、“１”、“１”まで順次切換え、そ
の度にパターン登録用入力信号線Ｌ２〜Ｌ７１にそれぞ
れ所定の信号を印加して書込みを行なえば、第１図に示
したようにメモリセルアレイ５゜６内の全てのアドレス
の１〜４ビツト目のメモリセルにそれぞれ所定のデータ
が書込まれる。以上の操作によりパターン１〜４の登録
が完了する。

ここでｉ番目のパターンの登録は、該パターンの上位３
ビツトにより指定されたメモリセルアレイ５内のアドレ
スのｉビット目のメモリセルに“１”が書込まれ、上記
パターンの下位３ビツトにより指定されたメモリセルア
レイ６内のアドレスのｉビット目のメモリセルに“１″
が書込まれていることに対応する。

第１図に示した実施例ではパターン登録用の入７・ 力信号線をメモリ１とメモリ２４Ｌ（別々にしたが、該
２組のパターン登録用の入力信号線を共通にし、チップ
セレクト信号によりメモリ１及びメモリ２を切換えて、
それぞれ別々に登録を行なうようにしてもよい。

次にパターン検出方法について説明する。予め上記パタ
ーン１〜４が登録されているので、入カバターンとして
０００００１という６ビツト幅の信号がそれぞれ１ビツ
トずつ人力信号線Ｌ７〜Ｌｂに印加された場合、パター
ン登録の場合と同様にメモリ１においてはアドレス００
０番地のメモリセルが選択され、メモリ２においてはア
ドレス００１番地のメモリセルが選択される。従ってパ
ターン検出時にはメモリ１．２を常に読出しモードにし
ておけば、メモリ１においては“１″、“１カされる。

ＡＮＤ回路ＡＤ、〜ＡＤＩＡは人力された２（固のイ直
のＡＮＤをとり“１”、０”、“０”、“０”をそれぞ
れ出力信号線ＬＲ−Ｌｙｅに出力するのでこのことから
入カバターンｏｏｏｏ。

１は登録しておいたパターン１　　（０００００１）と
一致したことが検出できる。入カバターンとして０００
１００．０１１１００，１１００１０が入力された場合
もそれぞれ同様にして登録しておいたパターン２〜４と
一致したごとが検出できる。

登録パターン以外のパターンが入力された場合、例えば
００００１０が入力された場合は、メモリ１からの出力
は１”、“１”、０”、′０”となり、メモリ２からの
出力は“０”、“０″。

“°０”、１″となるのでＡＮＤ回路ＡＤ、〜ＡＤｌｌ
からは“ｏ”、”ｏ”、“０”、“０”がそれぞれ出力
信号線Ｌ　／ｆ　”’　Ｌ　／’ｉに出力されどの登録
パターンとも一致しないことがわかる。すなわち入カバ
ターンが登録パターンと一致した時には対応した出力信
号線ｔ、／ｌ−〜Ｌｌｔｔのいずれか１本に１”が出力
され、他の３本には“０”が出力され、一致しない時に
は出力信号線Ｌ　、Ｆ−Ｌ　、ｆには全て“０″が出力
されるので、入カバターンが登録パターンと一致したか
否か及びどの登録パターンと一致したのかを検出するこ
とができる。

以上、本発明の一実施例として、入カバターンが６ビツ
ト幅、登録パターンが４種類の時に入カバターンを上位
、下位それぞれ３ビツトずつに分割し、８ワード×４ビ
ツト構成の２個のメモリを用いてパターン検出器の回路
を構成した場合について述べたが、入カバターンを同じ
ビット数に分割する必要はなく、一部重複して分割して
もよく、また分割数も２つに限定する必要もない。

一般的に言えば、ｍ種類のパターンを登録し検出する場
合、ｍビットの幅を持ったメモリを複数個用意する。こ
の際各メモリのアドレス数の積が２の「入カバターンの
ビット幅」乗以上となるようにし、入カバターンのビッ
ト信号構成を各メモに入力する。各メモリからの出力は
対応するビット毎にＡＮＤをとり、ｍ本の出力を得る。

尚、複数メモリへの分割は、分割するメモリの個数、メ
モリ１個が担当するアドレス数などそのシステムの入力
のビット構成と登録するパターン数を考慮してハード量
が最少となるように決定すればよい。

本発明によるパターン検出器は単にロジックアナライザ
ーへの適用に限らず、データシステムなどにおいて信号
線を監視し、予め定められた信号パターン以外の信号を
検出したら、動作に異常ありとして、そのことをホスト
コンピュータに伝える異常検出器として、またコンピュ
ータにおいて入力コマンドを、予め登録されたコマンド
パターンと比較し、そのコマンドの種類を判定し、その
判定結果に基きコンピュータ各部へ該コマンドを伝える
判定器としての適用なども可能である。

〔発明の効果〕

以上説明したように本発明によれば、レジスタを必要と
しないため、登録パターン数が多い場合でもメモリを用
いて従来例１より少ないハード量で回路を構成すること
ができる。具体的に入カバターンが２４ビット幅、登録
パターンが１６種類の場合に必要な、パターン検出器の
ハード量を従来例１と本発明とで比較してみる。この場
合従来例１では、２４ビット幅のパターンを格納できる
レジスタが１６（固必要である。一般に８ビット−１１
宿のパターンを格納できるレジスタ１個が１チップに収
められているから、従来例１では（２４÷８＞Ｘ１６＝
４８＋固のＩＣチップが必要となる。またコンパレータ
も１６個必要である。これに対し本発明では、入カバタ
ーンを上位下位それぞれ１上記各メモリにつき必要なア
ドレス数は２　／２　、４にワード、各アドレスについ
て必要なデータ幅は１６ビツトであるから、２にワード
×８ビット構成のメモリを用いれば計８個（上記各メモ
リに対し４個ずつ）のＩＣチップが必要となるだけであ
る。本発明ではこの他に１６（ｆｌｉｔのＡ　Ｎ　Ｄ回
路が必要であるが、このことを考慮しても全体のハード
量としては従来例１の場合よりもはるかに少ないという
ことは明らかである。

本発明では、検出には複数個のメモリから並列的に１回
の読出しを行ないその出力のＡＮＤをとる時間を要する
だけなので登録パターン数が多い場合には入カバターン
が入力される度にメモリ内の登録パターンを順次検索す
る従来例２より高速子に分割して入カバターンを入力す
ることによりアドレス方向の容量の減少が図れるので、
入力）ぐターンのビット幅だけアドレスを有するメモリ
を用いる従来例３に較べ、必要なメモリの容量はずっと
減少するのでハード量を減少させることができる。

以上のように本発明によれば入カバターンのビット幅が
大きく、登録パターン数が多い場合でも従来に較べて少
ないハード量で、人カバターンと登録パターンが一致し
たか否か及びどの登録パターンと一致したのかを高速に
検出できる。

【図面の簡単な説明】

第１図は本発明の一実施例の回路構成図、第２図はロジ
ックアナライザーの構成及びその測定例を表わすブロッ
ク図、第３図は従来のパターン検出器の構成を表わすブ
ロック図、第４図はメモリを用いた従来のパターン検出
器の構成図である。 図中、１．２はメモリ、３，４はデコーダ、５゜６はメ
モリセルアレイ、ＡＤ、〜ＡＤＤはＡＮＤ回路、Ｌ、〜
ＬＪは入カバターンの上位３ビ・ノドのビット信号がそ
れぞれ印加される入力信号線。 Ｌダ〜Ｌｂは入カバターンの下位３ビツトのビット信号
がそれぞれ印加される入力信号線、Ｌ７〜Ｌ　はパター
ン登録用の入力信号線、　Ｌ、１（−Ｌｔｆｌチ はそれぞれＡＮＤ回路ＡＤｚ−ＡＤｗからの出力信号線
、ＡＤ〜Ａ２．はメモリ１のアドレス信号端子、Ａ３−
Ａｒはメモリ２のアドレス信号端子。 Ｄｉｎｚ”Ｄｉｎ弘はメモリ１のデータ入力端子、Ｄｉ
ｎξ〜Ｄｉｎｙはメモリ２のデータ入力端子、Ｄｏｕｔ
ｌ−Ｄｏｕｔ＃はメモリ１のデータ出力端子、Ｄｏｕｔ
　１−　Ｄ　ｏｕｔ　ｇ　はメモリ２のデータ出力端子
。 ＡＤＤ／　　（００Ｑ）〜ＡＤＤ／　　（１１１）はそ
れぞれ、メモリセルアレイ５のアドレス０００番地−ア
ドレス１１１番地を選択するアドレス選択線。 ＡＤＤ２　（ＯＯＯ）〜ＡＤＤ、（１１１）はそれぞれ
、メモリセルアレイ６の７ドレス０００番り也〜アドレ
ス１１１番地を選択するアドレス選択線を示す。

Claims (1)

【特許請求の範囲】
1. １　複数のメモリを備え、複数ビットより成る特定のパ
   ターンの、一部ビットに対応した第１メモリ内のデータ
   格納場所の内容と、上記特定パターンの、他の一部ビッ
   トに対応した第２メモリ内のデータ格納場所の内容とが
   、所定の論理関係になるように上記第１、第２メモリを
   構成すると共に、複数ビットより成る検査対象となるパ
   ターンの、一部ビットを用いて上記第１メモリをアクセ
   スし、上記検査対象となるパターンの、他の一部ビット
   を用いて上記第２メモリをアクセスし、当該アクセスし
   た結果の両出力が、上記所定の論理関係にあるか否かを
   調べる手段を備えていることを特徴とするパターン検出
   器。