JPS6156548B2 - - Google Patents
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- JPS6156548B2 JPS6156548B2 JP10205180A JP10205180A JPS6156548B2 JP S6156548 B2 JPS6156548 B2 JP S6156548B2 JP 10205180 A JP10205180 A JP 10205180A JP 10205180 A JP10205180 A JP 10205180A JP S6156548 B2 JPS6156548 B2 JP S6156548B2
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- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
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Description
【発明の詳細な説明】
本発明はベクトルレジスタから、これにセツト
されているスカラを読出すベクトルレジスタのス
カラ読出制御方式に関するもので、特にマスク・
レジスタを使用してこれを読出すようにしたベク
トルレジスタのスカラ読出制御方式に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a vector register scalar read control method for reading a scalar set in a vector register from a vector register.
The present invention relates to a scalar read control method for vector registers in which registers are used to read out the registers.
従来、ベクトルレジスタにセツトされているス
カラを読出す場合、第１図のように命令レジスタ
１にスカラ読出しを指示するOPコード「076」
と、ベクトルレジスタ３の読出しアドレスのセツ
トされているアドレス・レジスタ２のアドレスＫ
と、ベクトルレジスタ３の読取り区分ｊと、読取
つたデータをセツトするスカラ出力レジスタ５の
区分ｉをセツトする。そしていま、この命令レジ
スタにセツトされた値をＫ＝６，ｊ＝４，ｉ＝２
とする。 Conventionally, when reading a scalar set in a vector register, the OP code ``076'' instructs instruction register 1 to read a scalar, as shown in Figure 1.
and address K of address register 2 where the read address of vector register 3 is set.
, the read section j of the vector register 3, and the section i of the scalar output register 5 in which the read data is set. Now, the values set in this instruction register are K=6, j=4, i=2.
shall be.
(1) まず、上記命令レジスタ１にセツトされたア
ドレスＫ＝６により、アドレス・レジスタ２の
区分A6を読出す。アドレス・レジスタ２は、
例えば６ビツトでベクトルレジスタ３のアクセ
ス先がセツトされている。そして上記区分A6
に「000011」とセツトされていたものとすれ
ば、これによりベクトルレジスタ３のアドレス
領域「000011」がアクセスされ、これがベクト
ル出力レジスタ４にセツトされる。(1) First, read section A6 of address register 2 using address K=6 set in instruction register 1 above. Address register 2 is
For example, the access destination of vector register 3 is set using 6 bits. and above category A 6
Assuming that "000011" has been set in the vector register 3, the address area "000011" of the vector register 3 is accessed and this is set in the vector output register 4.
(2) 次に命令レジスタ１にセツトされた読取り区
分ｊ＝４にもとづき、上記ベクトル出力レジス
タ４がアクセスされ、その区分４にセツトされ
たスカラデータが出力される。(2) Next, based on the read section j=4 set in the instruction register 1, the vector output register 4 is accessed, and the scalar data set in the section 4 is output.
(3) 上記(2)のようにして読取られたスカラデータ
は、命令レジスタ１のセツト区分ｉ＝２によ
り、スカラ出力レジスタ５の区分２にセツトさ
れることになる。(3) The scalar data read as described in (2) above is set in section 2 of the scalar output register 5 due to the set section i=2 of the instruction register 1.
したがつて、必要とするスカラデータをベクト
ルレジスタから取出して、これを指示されたスカ
ラ出力レジスタにセツトするために、まずアドレ
ス・レジスタを読出し、これによりベクトルレジ
スタをアクセスし、さらにこれによりスカラデー
タを選択してこれをスカラ出力レジスタにセツト
するという４段階の制御ステツプを必要とするこ
とになる。そのためにその制御手順が複雑化せざ
るを得ないという問題が存在する。 Therefore, in order to retrieve the required scalar data from the vector register and set it in the indicated scalar output register, we first read the address register, which accesses the vector register, and which then reads the scalar data. This requires four control steps to select and set it in the scalar output register. Therefore, there is a problem in that the control procedure has to become complicated.
したがつて本発明は、上記問題点を改善したベ
クトルレジスタのスカラ読出制御方式を提供する
ことを目的とするものであつて、このために本発
明におけるベクトルレジスタのスカラ読出制御方
式では、多数のスカラデータがセツトされている
ベクトルレジスタから特定のスカラデータを選択
的に読出すベクトルレジスタのスカラ読出制御方
式において、スカラデータがセツトされるベクト
ルレジスタと、このベクトルレジスタから選択さ
れたベクトルレジスタ列がセツトされるベクトル
出力レジスタと、マスクデータがセツトされるマ
スクレジスタと、このマスクレジスタから選択さ
れたマスク列がセツトされるマスク出力レジスタ
と、上記マスクデータにより制御されるマスクゲ
ート手段と、出力データがセツトされるスカラ出
力レジスタを設け、上記マスク出力レジスタにセ
ツトされたデータと上記ベクトル出力レジスタに
セツトされたスカラデータを順次読出すようにす
るとともに、このベクトル出力レジスタから順次
読出されたデータを上記マスクレジスタにセツト
されたマスクデータにもとづき出力制御すること
により、ベクトルレジスタから所望の１個のデー
タを選択的に読出し、スカラレジスタにセツトす
るようにしたことを特徴とする。 Therefore, it is an object of the present invention to provide a scalar read control method for a vector register that improves the above-mentioned problems. In a vector register scalar read control method that selectively reads specific scalar data from a vector register in which scalar data is set, the vector register in which scalar data is set and the vector register column selected from this vector register are A vector output register to be set, a mask register to which mask data is set, a mask output register to which a mask column selected from this mask register is set, a mask gate means controlled by the mask data, and output data. A scalar output register is provided in which the vector output register is set, and the data set in the mask output register and the scalar data set in the vector output register are sequentially read out. The present invention is characterized in that a desired piece of data is selectively read out from the vector register and set in the scalar register by controlling the output based on the mask data set in the mask register.
以下本発明の一実施例を第２図および第３図に
もとづき説明する。 An embodiment of the present invention will be described below with reference to FIGS. 2 and 3.
第２図は本発明の一実施例構成を示し、第３図
はそのマスクゲート制御の詳細説明図である。 FIG. 2 shows the configuration of an embodiment of the present invention, and FIG. 3 is a detailed explanatory diagram of the mask gate control.
図中、他と同符号部は同一部分を示し、６はマ
スクレジスタ、７はマスク出力レジスタ、７―０
はマスク読出レジスタ、８はベクトルレジスタ、
９はベクトル出力レジスタ、９―０はスカラ・セ
ツト・レジスタ、１０，１０―０乃至１０―７は
マスクゲート、１１はスカラ出力レジスタ、１１
―０乃至１１―７はスカラ入力セツトレジスタ、
１２はデコーダ、１３―０乃至１３―７はアンド
回路、１４はアドレス・レジスタ、１５はカウン
タである。 In the figure, parts with the same symbols as others indicate the same parts, 6 is a mask register, 7 is a mask output register, 7-0
is a mask read register, 8 is a vector register,
9 is a vector output register, 9-0 is a scalar set register, 10, 10-0 to 10-7 are mask gates, 11 is a scalar output register, 11
-0 to 11-7 are scalar input set registers,
12 is a decoder, 13-0 to 13-7 are AND circuits, 14 is an address register, and 15 is a counter.
マスクレジスタ６は、複数のマスク列M0，
M1，M2…M7で構成され、各列は６４の区分に形
成され、これらの区分に１ビツトのマスクが選択
的にセツトされるものである。そして命令レジス
タ１の区分Ｋにもとづき列単位でマスク出力レジ
スタ７に出力される。 The mask register 6 stores a plurality of mask columns M 0 ,
Each column is formed into 64 sections , and 1 -bit masks are selectively set in these sections. Based on the classification K of the instruction register 1, the data is output to the mask output register 7 in units of columns.
ベクトルレジスタ８は複数のベクトルレジスタ
列V0，V1…V7で構成され、各列は６４の区分で
形成され、これらの区分にスカラ・データが選択
的にセツトされるものである。そして命令レジス
タ１の区分ｊにもとづき列単位でベクトル出力レ
ジスタ９に出力される。 The vector register 8 is composed of a plurality of vector register columns V 0 , V 1 . Then, based on the division j of the instruction register 1, it is outputted to the vector output register 9 in column units.
マスクゲート１０はマスク出力レジスタ７にセ
ツトされたマスクデータにもとづき、オンオフさ
れるゲートであつて、これにもとづきベクトル出
力レジスタ９にセツトされたスカラ・データが選
択的に出力されるものである。なおベクトル出力
レジスタ９にセツトされたスカラ・データがマス
クゲート１０により選択的に出力制御される詳細
構成が第３図に示される。 The mask gate 10 is a gate that is turned on and off based on the mask data set in the mask output register 7, and based on this, the scalar data set in the vector output register 9 is selectively output. A detailed configuration in which the output of the scalar data set in the vector output register 9 is selectively controlled by the mask gate 10 is shown in FIG.
いま、第２図において命令レジスタ１にスカラ
読出を指示するOPコード「076」とｉ＝２，ｊ＝
４，Ｋ＝６がセツトされたとき、次のような制御
が行なわれる。 Now, in Fig. 2, the OP code "076" instructing instruction register 1 to read a scalar and i=2, j=
4, when K=6 is set, the following control is performed.
(1)′ 上記命令レジスタ１にセツトされたＫ＝６
により、マスクレジスタ６からマスク列M6が
出力され、マスク出力レジスタ７にセツトされ
る。同時に命令レジスタ１にセツトされたｊ＝
４にもとづきベクトルレジスタ８からベクトル
列V4が出力され、ベクトル出力レジスタ９に
セツトされる。(1)' K=6 set in the instruction register 1 above
As a result, the mask string M6 is output from the mask register 6 and set in the mask output register 7. j= set in instruction register 1 at the same time
4, a vector sequence V4 is output from the vector register 8 and set in the vector output register 9.
(2)′ 第３図に示すように、このときマスク出力
レジスタ７にセツトされたマスク列M6は、区
分２にのみ「１」がセツトされ、他の区分には
「０」がセツトされている。また命令レジスタ
１にセツトされたｉ＝２はデコーダ１２に印加
され、アンド回路１３―２に対してのみ「１」
を出力し、このアンド回路１３―２をオン状態
にする。(2)' As shown in Figure 3, in the mask string M6 set in the mask output register 7 at this time, "1" is set only in section 2, and "0" is set in the other sections. ing. In addition, i=2 set in the instruction register 1 is applied to the decoder 12, and is set to "1" only to the AND circuit 13-2.
is output, and this AND circuit 13-2 is turned on.
(3)′ このとき、アドレス・レジスタ１４には、
初期値０がセツトされ、これによりマスク出力
レジスタ７のアドレス０にセツトされた「０」
がマスク読出レジスタ７―０に出力され、同時
にベクトル出力レジスタ９のアドレス０にセツ
トされたスカラ・データD0がスカラ・セツ
ト・レジスタ９―０に出力される。このとき、
マスク読出レジスタ７―０には、上記の如く
「０」が出力されているので、アンド回路１３
―０乃至１３―７はいずれもオフとなり、各ア
ンド回路１３―０乃至１３―７はいずれも
「０」を出力する。この結果マスクゲート１０
―０乃至１０―７はオフとなるので、上記スカ
ラ・セツト・レジスタ９―０に出力されたスカ
ラ・データD0は、マスクゲート１０―０乃至
１０―７を経由して出力されることはない。(3)' At this time, the address register 14 has the following information:
The initial value 0 is set, which causes the address 0 of the mask output register 7 to be set to “0”.
is output to the mask read register 7-0, and at the same time, scalar data D0 set to address 0 of the vector output register 9 is output to the scalar set register 9-0. At this time,
Since "0" is output to the mask read register 7-0 as described above, the AND circuit 13
-0 to 13-7 are all turned off, and each AND circuit 13-0 to 13-7 outputs "0". As a result, mask gate 10
-0 to 10-7 are turned off, so the scalar data D0 output to the scalar set register 9-0 is not output via the mask gates 10-0 to 10-7. do not have.
(4)′ それからカウンタ１５がアドレス・レジス
タ１４にセツトされた値を＋１してこれをアド
レス・レジスタ１４にセツトする。このとき初
期値が０なので、アドレス・レジスタ１４に１
がセツトされ、今度はマスク出力レジスタ７の
アドレス１にセツトされた「０」が、マスク読
出レジスタ７―０に出力され、同時にベクトル
出力レジスタ９のアドレス１にセツトされたス
カラ・データD1が、スカラ・セツト・レジス
タ９―０に出力される。しかしながらこの場合
も、上記マスク読出レジスタ７―０に「０」が
出力され、アンド回路１３―０乃至１３―７が
オフとなり、いずれも「０」を出力し、マスク
ゲート１０―０乃至１０―７をオフとするの
で、記スカラ・データD1もマスクゲート１０
―０乃至１０―７を経由して出力されることは
ない。(4)' The counter 15 then increments the value set in the address register 14 by 1 and sets this in the address register 14. At this time, since the initial value is 0, the address register 14 is set to 1.
is set, and this time "0" set to address 1 of mask output register 7 is output to mask read register 7-0, and at the same time scalar data D1 set to address 1 of vector output register 9 is output. , is output to the scalar set register 9-0. However, in this case as well, "0" is output to the mask read register 7-0, the AND circuits 13-0 to 13-7 are turned off, all output "0", and the mask gates 10-0 to 10- 7 is off, the scalar data D1 is also mask gate 10.
-0 to 10-7 are not output.
(5)′ 次にカウンタ１５がアドレス・レジスタ１
４にセツトされた値を＋１して、２をアドレ
ス・レジスタ１４にセツトする。これによりベ
クトル出力レジスタ９のアドレス２にセツトさ
れた「１」がマスク読出レジスタ７―０に出力
され、同時にベクトル出力レジスタ９のアドレ
ス２にセツトされたスカラ・データD2がスカ
ラ・セツト・レジスタ９―０に出力されること
になる。そして上記マスク読出レジスタ７―０
にセツトされた「１」がアンド回路１３―０乃
至１３―７に伝達されることになる。このとき
デコーダ１２からアンド回路１３―２に対して
上記の如く「１」が出力され、他のアンド回路
１３―０，１３―１，１３―３乃至１３―７に
は「０」が出力されているので、この結果アン
ド回路１３―２のみがオンとなつて「１」を出
力するが、他のアンド回路１３―０，１３―
１，１３―３乃至１３―７は「０」を出力す
る。そしてアンド回路１３―２から出力された
「１」はマスクゲート１０―２に印加されて、
このマスクゲート１０―２をオンにする。これ
により、スカラ・セツト・レジス９―０に出力
されていたスカラ・データD2がマスクゲート
１０―２を経由してスカラ入力セツト・レジス
タ１１―２にセツトされる。そして、このスカ
ラ入力セツト・レジスタ１１―２に対応するス
カラ出力レジスタ１１の区分２にセツトされる
ことになる。(5)' Next, counter 15 registers address register 1.
The value set to 4 is incremented by 1 and 2 is set in the address register 14. As a result, "1" set at address 2 of vector output register 9 is output to mask read register 7-0, and at the same time, scalar data D2 set at address 2 of vector output register 9 is output to the scalar set register. It will be output at 9-0. And the mask read register 7-0
``1'' set in ``1'' is transmitted to AND circuits 13-0 to 13-7. At this time, "1" is output from the decoder 12 to the AND circuit 13-2 as described above, and "0" is output to the other AND circuits 13-0, 13-1, 13-3 to 13-7. As a result, only the AND circuit 13-2 turns on and outputs "1", but the other AND circuits 13-0, 13-
1, 13-3 to 13-7 output "0". Then, "1" outputted from the AND circuit 13-2 is applied to the mask gate 10-2,
This mask gate 10-2 is turned on. As a result, the scalar data D2 that had been output to the scalar set register 9-0 is set to the scalar input set register 11-2 via the mask gate 10-2. Then, it is set in section 2 of the scalar output register 11 corresponding to this scalar input set register 11-2.
マスクの肉容としては、上記の場合や、第４図
イに示す如く、出力したいアドレスに対応して、
「１」をセツトし他を「０」にする手段や、第４
図ロに示す如く、出力したいアドレスに対応して
「０」をセツトし他を「１」にする手段や、第４
図ハに示す如く、マスクとして最初の「１」を使
用する手段、また第４図ニに示す如く、最初の
「０」を使用する手段もある。 As for the size of the mask, in the above case and as shown in Figure 4 A, the size of the mask is as follows, depending on the address you want to output.
A method for setting "1" and setting others to "0", and a fourth
As shown in Figure B, there is a means to set "0" corresponding to the address you want to output and set the others to "1", and a fourth
There is also a means of using the first "1" as a mask, as shown in FIG. 4C, and a means of using the first "0" as a mask, as shown in FIG. 4D.
第４図イに示す如く、出力したいアドレスに対
応して「１」をセツトし他を「０」にする場合に
は、第５図イに示す如きマスクゲート制御部を使
用すればよい。この場合、デコーダからｉに対応
するアンド回路１３―ｉに対して「１」が出力さ
れており、マスク読出レジスタ７―０に「１」が
出力したとき、上記このアンド回路１３―ｉのみ
が「１」を出力し、これに対応するマスクゲート
を制御することになる。また第４図ロに示す如き
マスク情報を使用する場合には、第５図ロに示す
如く、マスク読出しレジスタ７―０の出力回路に
インバータ１６を接続すれば、第５図イに説明し
た場合と同様の制御が行なわれ、マスク続出レジ
スタ７―０に「０」が出力されたときにのみ、ア
ンド回路１３―ｉが「１」を出力する。 As shown in FIG. 4A, when setting "1" corresponding to the address to be output and setting the others to "0", a mask gate control section as shown in FIG. 5A may be used. In this case, "1" is output from the decoder to the AND circuit 13-i corresponding to i, and when "1" is output to the mask read register 7-0, only this AND circuit 13-i is output. It outputs "1" and controls the mask gate corresponding to this. In addition, when using mask information as shown in FIG. 4B, if the inverter 16 is connected to the output circuit of the mask read register 7-0 as shown in FIG. 5B, the case explained in FIG. The same control as above is performed, and the AND circuit 13-i outputs "1" only when "0" is output to the mask successive register 7-0.
また、第４図ハに示す場合は、第５図ハに示す
如きマスクゲート制御部を使用する。この場合に
は３入力アンド回路を使用し、デコーダ１２から
はｉに対するアンド回路１３―i′に「１」が出力
され、他のアンド回路には「０」が出力されてい
る。そしてマスク読出レジスタ７―０に最初の
「０」がセツトされたとき、アンド回路に対して
はすべて「０」が印加される。マスク読出レジス
タ７―０に次の「０」がセツトされたとき、読出
記憶レジスタ１７には最初マスク読出レジスタ７
―０にセツトされていた「０」がセツトされるの
で、インバータ１８は「１」を出力するが、各ア
ンド回路にはマスク読出レジスタ７―０から
「０」が印加されているので、アンド回路はいず
れもオフ状態である。そしてこのマスク読出レジ
スタ７―０に「０」がセツトされたあとで次に
「１」がセツトされるとき、マスク読出レジスタ
７―０には「１」がセツトされ、かつ読出記憶レ
ジスタ１７には「０」がセツトされてインバータ
１８は「１」を出力するので、これにもとづきア
ンド回路１３―i′が「１」を出力する。以降
「１」が連続的にマスク読出レジスタ７―０に入
力されても、読出記憶レジスタ１７にセツトされ
た「１」によりインバータ１８が「０」を出力す
るので、アンド回路はオフ状態になる。 Further, in the case shown in FIG. 4C, a mask gate control section as shown in FIG. 5C is used. In this case, a three-input AND circuit is used, and the decoder 12 outputs "1" to the AND circuit 13-i' for i, and outputs "0" to the other AND circuits. When the first "0" is set in the mask read register 7-0, all "0"s are applied to the AND circuits. When the next "0" is set in the mask read register 7-0, the read storage register 17 first stores the mask read register 7.
The inverter 18 outputs ``1'' since ``0'', which had been set to 0, is now set, but since ``0'' is applied to each AND circuit from the mask read register 7-0, the AND Both circuits are off. When "1" is set next after "0" is set in this mask read register 7-0, "1" is set in the mask read register 7-0, and "1" is set in the read storage register 17. is set to "0" and the inverter 18 outputs "1", so based on this, the AND circuit 13-i' outputs "1". After that, even if "1" is continuously input to the mask readout register 7-0, the "1" set in the readout storage register 17 causes the inverter 18 to output "0", so the AND circuit is turned off. .
そして第４図ニに示す場合は第５図ニに示す如
きマスクゲート制御部を使用する。この場合も、
３入力アンド回路を使用し、デコーダ１２からは
ｉに対応するアンド回路１３―ｉにのみ「１」が
出力され、他には「０」が出力されている。そし
てマスク読出レジスタ７―０に最初の「１」がセ
ツトされたとき、インバータ１９は「０」を出力
し、アンド回路に対しすべて「０」が印加され
る。マスク読出レジスタ７―０に次の「１」がセ
ツトされたとき、読出記憶レジスタ１７には、最
初にマスク読出レジスタ７―０にセツトされた
「１」によりインバータ１９から出力された
「０」がセツトされるので、インバータ１８は
「１」を出力されるが、上記マスク読出レジスタ
７―０にセツトされた「１」によりインバータ１
９から「０」が出力され、各アンド回路はオフ状
態になる。このようにしてマスク読出レジスタ７
―０に「１」が連続的にセツトされるとき、各ア
ンド回路はオフ状態になる。そしてこのようにマ
スク読出レジスタ７―０に「１」が入力されたあ
とで「０」がこのマスク読出レジスタ７―０に入
力されると、インバータ１９は「１」を出力する
ことになる。このとき、読出記憶レジスタ１７に
は上記の如く「０」がセツトされ、インバータ１
８は「１」を出力しているので、この結果インバ
ータ１８，１９からそれぞれ「１」が出力され、
各アンド回路はオン状態になる。かくしてアンド
回路１３―ｉが「１」を出力することになる。し
かし次に「０」がマスク読出レジスタ７―０に入
力されるとき、読出記憶レジスタ１７にはインバ
ータ１９から出力される「１」がセツトされ、イ
ンバータ１８から「０」が出力され、各アンド回
路はオフ状態になる。このようにして最初の
「０」をマスクとして使用することができる。 In the case shown in FIG. 4D, a mask gate control section as shown in FIG. 5D is used. In this case too,
A 3-input AND circuit is used, and the decoder 12 outputs "1" only to the AND circuit 13-i corresponding to i, and outputs "0" to the others. When the first "1" is set in the mask read register 7-0, the inverter 19 outputs "0", and all "0"s are applied to the AND circuit. When the next "1" is set in the mask read register 7-0, the read storage register 17 contains the "0" output from the inverter 19 due to the "1" initially set in the mask read register 7-0. is set, the inverter 18 outputs "1", but the inverter 18 outputs "1" due to the "1" set in the mask read register 7-0.
9 outputs "0" and each AND circuit is turned off. In this way, the mask read register 7
When "1" is successively set to -0, each AND circuit is turned off. If "0" is input to the mask read register 7-0 after "1" is input to the mask read register 7-0 in this way, the inverter 19 will output "1". At this time, the read storage register 17 is set to "0" as described above, and the inverter 1
8 outputs "1", so as a result, inverters 18 and 19 each output "1",
Each AND circuit is turned on. Thus, the AND circuit 13-i outputs "1". However, next time "0" is input to the mask read register 7-0, "1" output from the inverter 19 is set in the read storage register 17, "0" is output from the inverter 18, and each AND The circuit is turned off. In this way, the first "0" can be used as a mask.
以上説明の如く、本発明によればマスクレジス
タを設けて、このマスクレジスタをベクトルレジ
スタと同時に読出すように構成し、しかもこれら
の出力を順次読出すことにより必要とするベクト
ルレジスタからマスク制御により所望の１個のス
カラデータを容易に得ることが可能になる。した
がつて、必要なスカラデータを得るための制御が
従来のものに比較して非常に容易に行なうことが
できる。 As described above, according to the present invention, a mask register is provided, this mask register is configured to be read out simultaneously with the vector register, and by sequentially reading out these outputs, the required vector register is accessed by mask control. It becomes possible to easily obtain one desired piece of scalar data. Therefore, control for obtaining necessary scalar data can be performed much more easily than in the conventional method.
第１図は従来のベクトルレジスタのスカラ読出
制御方式、第２図は本発明の一実施例構成、第３
図はそのマスクゲート制御の詳細説明図、第４図
は各種のマスクの説明図、第５図は第４図のマス
クを使用したときのマスクゲート制御部の説明図
である。
図中、１は命令レジスタ、２はアドレス・レジ
スタ、３はベクトルレジスタ、４はベクトル出力
レジスタ、５はスカラ出力レジスタ、６はマスク
レジスタ、７はマスク出力レジスタ、７―０はマ
スク読出レジスタ、８はベクトルレジスタ、９は
ベクトル出力レジスタ、９―０はスカラ・セツ
ト・レジスタ、１０，１０―０乃至１０―７はマ
スクゲート、１１はスカラ出力レジスタ、１１―
０乃至１１―７はスカラ入力セツトレジスタ、１
２はデコーダ、１３―０乃至１３―７はアンド回
路、１４はアドレス・レジスタ、１５はカウン
タ、１６はインバータ、１７は読出記憶レジス
タ、１８，１９はそれぞれインバータを示す。
FIG. 1 shows a conventional vector register scalar read control system, FIG. 2 shows the configuration of an embodiment of the present invention, and FIG.
FIG. 4 is a detailed explanatory diagram of the mask gate control, FIG. 4 is an explanatory diagram of various masks, and FIG. 5 is an explanatory diagram of the mask gate control section when the mask shown in FIG. 4 is used. In the figure, 1 is an instruction register, 2 is an address register, 3 is a vector register, 4 is a vector output register, 5 is a scalar output register, 6 is a mask register, 7 is a mask output register, 7-0 is a mask read register, 8 is a vector register, 9 is a vector output register, 9-0 is a scalar set register, 10, 10-0 to 10-7 are mask gates, 11 is a scalar output register, 11-
0 to 11-7 are scalar input set registers, 1
2 is a decoder, 13-0 to 13-7 are AND circuits, 14 is an address register, 15 is a counter, 16 is an inverter, 17 is a read storage register, and 18 and 19 are inverters, respectively.
Claims (1)
トルレジスタから特定のスカラデータを選択的に
読出すベクトルレジスタのスカラ読出制御方式に
おいて、スカラデータがセツトされるベクトルレ
ジスタと、このベクトルレジスタから選択された
ベクトルレジスタ列がセツトされるベクトル出力
レジスタと、マスクデータがセツトされるマスク
レジスタと、このマスクレジスタから選択された
マスク列がセツトされるマスク出力レジスタと、
上記マスクデータにより制御されるマスクゲート
手段と、出力データがセツトされるスカラ出力レ
ジスタを設け、上記マスク出力レジスタにセツト
されたデータと上記ベクトル出力レジスタにセツ
トされたスカラデータを順次読出すようにすると
ともに、このベクトル出力レジスタから順次読出
されたデータを上記マスクレジスタにセツトされ
たマスクデータにもとづき出力制御することによ
り、ベクトルレジスタから所望の１個のデータを
選択的に読出し、スカラレジスタにセツトするよ
うにしたことを特徴とするベクトルレジスタのス
カラ読出制御方式。1 In a vector register scalar read control method that selectively reads specific scalar data from a vector register in which a large number of scalar data are set, a vector register in which scalar data is set and a vector selected from this vector register a vector output register in which a register string is set; a mask register in which mask data is set; a mask output register in which a mask string selected from this mask register is set;
A mask gate means controlled by the mask data and a scalar output register in which output data is set are provided, and the data set in the mask output register and the scalar data set in the vector output register are sequentially read out. At the same time, by controlling the output of the data sequentially read from this vector output register based on the mask data set in the mask register, one desired piece of data is selectively read from the vector register and set in the scalar register. A scalar read control method for a vector register, characterized in that:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10205180A JPS5727365A (en) | 1980-07-25 | 1980-07-25 | Scalar readout control system of vector register |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10205180A JPS5727365A (en) | 1980-07-25 | 1980-07-25 | Scalar readout control system of vector register |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5727365A JPS5727365A (en) | 1982-02-13 |
| JPS6156548B2 true JPS6156548B2 (en) | 1986-12-03 |
Family
ID=14316959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10205180A Granted JPS5727365A (en) | 1980-07-25 | 1980-07-25 | Scalar readout control system of vector register |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5727365A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03130536U (en) * | 1990-04-13 | 1991-12-27 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59174975A (en) * | 1983-03-25 | 1984-10-03 | Fujitsu Ltd | Register access control system |
| JPH04116589U (en) * | 1991-03-29 | 1992-10-19 | 積水化学工業株式会社 | Mutual bonding structure for shoji shoji pieces and bonding members used in the bonding structure |
-
1980
- 1980-07-25 JP JP10205180A patent/JPS5727365A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03130536U (en) * | 1990-04-13 | 1991-12-27 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5727365A (en) | 1982-02-13 |
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