JPS5925251B2 - Creation method for arithmetic control signals in microprogram-controlled electronic computers - Google Patents

Creation method for arithmetic control signals in microprogram-controlled electronic computers

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JPS5925251B2
JPS5925251B2 JP50101811A JP10181175A JPS5925251B2 JP S5925251 B2 JPS5925251 B2 JP S5925251B2 JP 50101811 A JP50101811 A JP 50101811A JP 10181175 A JP10181175 A JP 10181175A JP S5925251 B2 JPS5925251 B2 JP S5925251B2
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JP
Japan
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arithmetic control
register
data
read data
contents
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良雄 桜井
富秀 瀬尾
勁 古井
法作 中村
勲 岡崎
明男 坂本
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NEC Corp
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Description

【発明の詳細な説明】 この発明はマイクロプログラム制御式電子計算機におけ
る演算制御信号の作成方式に関するものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method for creating arithmetic control signals in a microprogram-controlled electronic computer.

従来、この種のマイクロプログラム制御による電子計算
機での演算制御信号の作成方式としては、第1図に示す
ようにマイクロプログラムを記憶している制御記憶ユニ
ット1からの読出しデータをマイクロ命令レジスタ2に
ラッチすると共に、同マイクロ命令レジスタ2の内容を
デコーダ3によりデコードして、電子計算機の演算を実
行するのに必要な制御信号を作成する方式が知られてい
る。
Conventionally, as a method for creating arithmetic control signals in an electronic computer under this type of microprogram control, as shown in FIG. A method is known in which the contents of the microinstruction register 2 are latched and the contents of the microinstruction register 2 are decoded by a decoder 3 to create a control signal necessary for executing an operation of an electronic computer.

しかし乍らこのような従来の方式によると、前記デコー
ダ3のデコード出力4により演算制御データを指定して
、この内容をもとに制御信号を作成する場合には、同デ
コーダ3のデコード出力4nにより2次デコーダ6をイ
ネーブルし、かつ演算制御データを記憶しているレジス
タ5の内容を、この2次デコーダ6によりデコードして
、同演算制御信号を得る必要があり、このような場合、
デコーダ3のデコード出力4aと2次デコーダ6のデコ
ード出力7aとが同種の演算制御信号、例えば同一の演
算レジスタヘのデータ書込み指令であつたようなときに
は、デコード出力4aとデコード出力Taとの論理和を
とるオア回路8を必要としていて、この演算制御信号の
作成のために、複雑な金物構成を必要とするばかりか、
同時に前記制御記憶ユニット1の読出しデータを、マイ
クロ命令レジスタ2にラッチしたのち、演算制御信号を
得るまでの遅延時間が大きくなつて、高速の演算サイク
ルを必要とする電子計算機に適用することができないと
いう欠点があつた。従つてこの発明の目的とするところ
は、制御記憶ユニツトの読出しデータをラツチするマイ
クロ命令レジスタに、同制御記憶ユニツトの読出しデー
タもしくは同読出しデータによつて指定される演算制御
データのいずれか一方をセツトできるように構成するこ
とにより、演算制御信号の作成に必要な金物構成を簡素
化すると共に、高速の演算サイクルを必要とする電子計
算機に適用可能な演算制御信号の作成方式を提供しよう
とするものである。
However, according to such a conventional method, when arithmetic control data is designated by the decoded output 4 of the decoder 3 and a control signal is created based on this content, the decoded output 4n of the decoder 3 is In such a case, it is necessary to enable the secondary decoder 6 and decode the contents of the register 5 that stores the calculation control data using the secondary decoder 6 to obtain the same calculation control signal.
When the decode output 4a of the decoder 3 and the decode output 7a of the secondary decoder 6 are the same type of arithmetic control signal, for example, a data write command to the same arithmetic register, the logical sum of the decode output 4a and the decode output Ta is used. It requires an OR circuit 8 that takes
At the same time, the delay time from latching the read data of the control storage unit 1 to the microinstruction register 2 to obtaining the arithmetic control signal becomes large, making it impossible to apply it to electronic computers that require high-speed arithmetic cycles. There was a drawback. Therefore, an object of the present invention is to input either the read data of the control memory unit or the arithmetic control data specified by the read data to the microinstruction register that latches the read data of the control memory unit. By configuring it so that it can be set, the hardware configuration required for creating arithmetic control signals is simplified, and the present invention aims to provide a method for creating arithmetic control signals that is applicable to electronic computers that require high-speed arithmetic cycles. It is something.

以下この発明の一実施例につき、添付図面第2図および
第3図を参照して説明する。
An embodiment of the present invention will be described below with reference to FIGS. 2 and 3 of the accompanying drawings.

第2図においてこの発明は、マイクロプログラムを記憶
している制御記憶ユニツト11と、同制御記憶ユニツト
11の読出しデータにより指定される演算制御データを
記憶するレジスタ12と、前記制御記憶ユニツト11の
読出しデータが間接指定を指示するコードであつたとき
にのみ信号を発生するコード検出回路13と、前記制御
記憶ユニツト11の読出しデータもしくは前記レジスタ
12のデータのいずれか一方を、前記コード検出回路1
3の出力により切替える選択回路14と、同選択回路1
4の出力をラツチするマイクロ命令レジスタ15と、同
マイクロ命令レジスタ15の内容をデコードして演算制
御信号を発生するデコーダ16とを備えている。
In FIG. 2, the present invention includes a control storage unit 11 that stores a microprogram, a register 12 that stores arithmetic control data specified by read data of the control storage unit 11, and a register 12 that stores arithmetic control data specified by read data of the control storage unit 11. A code detection circuit 13 generates a signal only when the data is a code instructing indirect designation;
The selection circuit 14 which switches according to the output of 3 and the selection circuit 1
4, and a decoder 16 that decodes the contents of the microinstruction register 15 and generates an arithmetic control signal.

こkで前記構成にあつて、制御記憶ユニツト11の読出
しデータ17が、演算制御信号の間接指定を指示するコ
ードと不一致の場合には、コード検出回路13の出力1
8がローレベルとなつており選択回路14の出力に読出
しデータ17が選択されて、マイクロ命令レジスタ15
にセツトされる。
In this configuration, if the read data 17 of the control storage unit 11 does not match the code instructing indirect designation of the arithmetic control signal, the output 1 of the code detection circuit 13
8 is at a low level, read data 17 is selected as the output of the selection circuit 14, and the microinstruction register 15
is set to

そしてこのマイクロ命令レジスタ15の内容を、デコー
ダ16によりデコードして演算制御信号19を発生する
のであり、等価的には前記読出しデータ17をデコード
することとなつて、演算制御信号19は前記制御記憶ユ
ニツト11の記憶されたマイクロプログラムに従い発生
されることとなる。また前記制御記憶ユニツト11の読
出しデータ17が、演算制御信号の間接指定を指示する
コードと一致する場合には、前記コード検出回路13の
出力18がハイレベルとなり、前記選択回路14の出力
はレジスタ12の内容に切替わり、前記マイクロ命令レ
ジスタ15には読出しデータ17により間接指定された
前記レジスタ12の内容がセツトされる。
The contents of this microinstruction register 15 are then decoded by a decoder 16 to generate an arithmetic control signal 19. Equivalently, the read data 17 is decoded, and the arithmetic control signal 19 is generated by the control memory. It will be generated according to the microprogram stored in the unit 11. Further, when the read data 17 of the control storage unit 11 matches a code that instructs indirect designation of the arithmetic control signal, the output 18 of the code detection circuit 13 becomes high level, and the output of the selection circuit 14 becomes a register. 12, and the contents of the register 12 indirectly specified by the read data 17 are set in the microinstruction register 15.

そしてこのマイクロ命令レジスタ15の内容を、前記デ
コーダ16によりデコードし、演算制御信号19を発生
して演算の制御が行なわれるのである。すなわち、この
場合の演算制御は前記制御記憶ユニツト11に記憶され
ているマイクロプログラムではなく、マイクロプログラ
ムにより間接的に指定された前記レジスタ12の内容に
従つて実行されることとなるのである。次に第3図はこ
の発明の動作につき、例を挙げて説明する図表であつて
、同図表中、ゞ1 ″はハイレベルを、ゞO /′はロ
ーレベルを、またゞX″は任意値を各々にあられしてい
る。
The contents of this microinstruction register 15 are decoded by the decoder 16, and an arithmetic control signal 19 is generated to control the arithmetic operation. That is, the arithmetic control in this case is not executed according to the microprogram stored in the control storage unit 11, but according to the contents of the register 12 indirectly specified by the microprogram. Next, FIG. 3 is a diagram for explaining the operation of this invention by giving an example. A value is given to each.

こXに説明を簡単にするために、前記制御記憶ユニツト
11の読出しデータ17と、レジスタ12と、マイクロ
命令レジスタ15との語長を各々2ビツトとし、読出し
データ17のコードがゞ11″となつたとき、コード検
出回路13の出力18が・・イレベルになると仮定して
、この発明の動作を説明する。なお図表中、データAは
読出しデータ17のパターンを、データBはコード検出
回路13の出力18のパターンを、データCは間接指定
されるレジスタ12のパターンを、さらにデータDはマ
イクロ命令レジスタ15にセツトされる内容を各々に示
している。こXで前記データAに示す読出しデータ17
が′11″以外のコードである場合には、前記データB
に示すようにコード検出回路13の出力18がローレベ
ルとなり、前記データDに示すマイク口命令レジスタ1
5には、レジスタ12の内容が何であつても読出しデー
タ17がそのまムにセツトされる。
To simplify the explanation, it is assumed that the word length of the read data 17 of the control storage unit 11, the register 12, and the microinstruction register 15 is 2 bits each, and the code of the read data 17 is ``11''. The operation of the present invention will be explained on the assumption that the output 18 of the code detection circuit 13 goes to the low level when Data C indicates the pattern of the register 12 that is indirectly specified, and data D indicates the contents set in the microinstruction register 15. 17
is a code other than '11'', the data B
As shown in FIG.
5, the read data 17 is set as is, no matter what the contents of the register 12 are.

また一方前記データAに示す読出しデータ17が、ゞ1
1Iである場合には、前記データBに示すようにコード
検出回路13の出力18がハイレベルとなり、選択回路
14がレジスタ12に切替わるために、前記データDに
示すマイクロ命令レジスタ15には、レジスタ12の内
容がセツトされることになる。しかしてこのようにマイ
クロ命令レジスタ15に、演算制御データがセツトされ
た結果として、同図表中の記事欄に示されているように
、レジス夕12の内容がゞ00!Iであれば読出しデー
タ17がゞ001′、レジスタ12の内容がゞ01″で
あれば読出しデータ17がゞ01″、レジスタ12の内
容がゞ10″であれば読出しデータ17がゞ10″の場
合と、各々に同一の演算制御信号19がデコーダ16か
ら発生されて、電子計算機の演算が制御されるのであり
、またレジスタ12の内容がゞ11″であれば読出しデ
ータ17では実行できなかつた新たな演算制御を実行で
きるのである。
On the other hand, the read data 17 shown in the data A is
1I, the output 18 of the code detection circuit 13 becomes high level as shown in the data B, and the selection circuit 14 switches to the register 12. Therefore, the microinstruction register 15 shown in the data D has the following information. The contents of register 12 will be set. However, as a result of the arithmetic control data being set in the microinstruction register 15 in this way, the contents of the register 12 become 00!, as shown in the article column of the same chart. If I, the read data 17 is '001', if the contents of the register 12 are '01'', the read data 17 is '01'', and if the contents of the register 12 are '10'', the read data 17 is '10''. In each case, the same arithmetic control signal 19 is generated from the decoder 16 to control the arithmetic operation of the computer, and if the contents of the register 12 are ``11'', it cannot be executed with the read data 17. New calculation control can be executed.

なお、以上の説明にお(・て、レジスタ12、コード検
出回路13および選択回路14を各々複数個設けること
により、間接的に指定できる演算制御データの数を増す
ことができること勿論である。
In the above description, it goes without saying that by providing a plurality of registers 12, code detection circuits 13, and selection circuits 14, the number of arithmetic control data that can be indirectly designated can be increased.

以上詳述したようにこの発明によるときは、マイクロ命
令レジスタに対し、制御記憶ユニツトの読出しデータ、
あるいはこの読出しデータによつて間接的に指定される
演算制御データのいずれか一方をセツトできるようにし
たから、この種の演算制御信号の作成を簡素化し得ると
共に、高速な演算サイクルを必要とする電子計算機,に
適用してその効果が大きいものである。
As described in detail above, according to the present invention, read data of the control storage unit,
Alternatively, since either one of the arithmetic control data indirectly specified by this read data can be set, it is possible to simplify the creation of this kind of arithmetic control signal, and it also eliminates the need for high-speed arithmetic cycles. It is highly effective when applied to electronic computers.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来の演算制御信号の作成方式を示すプロツク
図、第2図はこの発明に係る演算制御信号の作成方式の
一実施例を示すプロツク図、第3図はこの発明の動作例
を示す図表である。 11・・・・・・制御記憶ユニツト、12・・・・・・
レジスタ、13・・・・・・コード検出回路、14・・
・・・・選択回路、15・・・・・・マイクロ命令レジ
スタ、16・・・・・・デコーダ、17・・・・・・制
御記憶ユニツトの読出しデータ、18・・・・・・コー
ド検出回路出力、19・・・・・・演算制御信号。
FIG. 1 is a block diagram showing a conventional calculation control signal creation method, FIG. 2 is a block diagram showing an embodiment of the calculation control signal creation method according to the present invention, and FIG. 3 is a block diagram showing an example of the operation of the invention. This is a chart showing. 11... Control storage unit, 12...
Register, 13... Code detection circuit, 14...
... Selection circuit, 15 ... Microinstruction register, 16 ... Decoder, 17 ... Control storage unit read data, 18 ... Code detection Circuit output, 19...Arithmetic control signal.

Claims (1)

【特許請求の範囲】[Claims] 1 マイクロプログラム制御式電子計算機において、制
御記憶ユニットの読出しデータ内の演算制御フィールド
により演算制御データを記憶するレジスタが指定された
場合には、前記制御記憶ユニットの読出しデータ内の演
算制御フィールドの内容を前記演算制御データを記憶す
るレジスタの内容に切替えて、ラッチするマイクロ命令
レジスタを設け、このマイクロ命令レジスタにラッチさ
れた内容をデコードして演算制御信号を作成するように
したことを特徴とする演算制御信号の作成方式。
1. In a microprogram-controlled electronic computer, when a register for storing arithmetic control data is specified by an arithmetic control field in read data of a control storage unit, the contents of the arithmetic control field in the read data of the control storage unit A micro-instruction register is provided which switches and latches the contents of the register storing the arithmetic control data, and the contents latched in the micro-instruction register are decoded to generate the arithmetic control signal. Method for creating calculation control signals.
JP50101811A 1975-08-22 1975-08-22 Creation method for arithmetic control signals in microprogram-controlled electronic computers Expired JPS5925251B2 (en)

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JPS5226131A JPS5226131A (en) 1977-02-26
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JPS5552147A (en) * 1978-10-12 1980-04-16 Nec Corp Data processor
JPS56147246A (en) * 1980-04-15 1981-11-16 Nec Corp Program control device
JPS5790780A (en) * 1980-11-27 1982-06-05 Oki Electric Ind Co Ltd Array processor

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