JPS6151846A - 電子回路 - Google Patents
電子回路Info
- Publication number
- JPS6151846A JPS6151846A JP59172469A JP17246984A JPS6151846A JP S6151846 A JPS6151846 A JP S6151846A JP 59172469 A JP59172469 A JP 59172469A JP 17246984 A JP17246984 A JP 17246984A JP S6151846 A JPS6151846 A JP S6151846A
- Authority
- JP
- Japan
- Prior art keywords
- pins
- package
- vss
- pin
- gate array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は電子回路に係り、特にCMOSゲートアレイ
を用いた電子回路におけるスパイク電流等を対策する。
を用いた電子回路におけるスパイク電流等を対策する。
ゲートアレイは、ユーザーが所望する論理回路に基づい
て早期に廉価に専用のLSIを提供できるので、産業用
機器をはじめ、民生用機器、OA機器等に広く用いられ
ている。さらに実用上の分野として情報処理、計測、制
御、通信、オーディオ、ビデオカメラ、パソコンなどが
知られている。
て早期に廉価に専用のLSIを提供できるので、産業用
機器をはじめ、民生用機器、OA機器等に広く用いられ
ている。さらに実用上の分野として情報処理、計測、制
御、通信、オーディオ、ビデオカメラ、パソコンなどが
知られている。
ゲートアレイのデバイス技術としてCMOS(相補性モ
ス) 、 TTL (Tr−Trロジック)、ECL(
エミッタカップルドロジック)が多く用いられており、
また、パッケージは高密度実装に対応してD I fJ
型パッケージ方式、プラグインパッケージ方式、リード
レスチップキャリヤ方式等があるが、CM OSでもか
成されたデバイスをDIP型のパッケージに実装してい
たが、ゲートアレイの適用範囲が次第に拡大するととも
に、ユーザが所望する論理回路も複雑化の傾向にあり1
、DIP型のパッケージでは回路が所要とするピン数を
充当することができない状態に至った。
ス) 、 TTL (Tr−Trロジック)、ECL(
エミッタカップルドロジック)が多く用いられており、
また、パッケージは高密度実装に対応してD I fJ
型パッケージ方式、プラグインパッケージ方式、リード
レスチップキャリヤ方式等があるが、CM OSでもか
成されたデバイスをDIP型のパッケージに実装してい
たが、ゲートアレイの適用範囲が次第に拡大するととも
に、ユーザが所望する論理回路も複雑化の傾向にあり1
、DIP型のパッケージでは回路が所要とするピン数を
充当することができない状態に至った。
゛ 〔発明の目的〕
この発明は上記従来の問題点に鑑み1回路に要するピン
数を充当できるように改良されたフラン1〜パツケージ
に実装されたCMOSゲートアレイによる1“v子回路
を提供する。
数を充当できるように改良されたフラン1〜パツケージ
に実装されたCMOSゲートアレイによる1“v子回路
を提供する。
この発明の電子回路はCMOSゲー1−アレイを用い、
そのパッケージがセラミックでなり、その4つの周側面
から櫛比して突出させた各側面のピン群における各一方
の端をVssピンに、また他方の端をVDDピンに夫々
配するとともに、上記電子回路のVSSとVOOの各回
路間にコンデンサを橋絡挿入したものである。
そのパッケージがセラミックでなり、その4つの周側面
から櫛比して突出させた各側面のピン群における各一方
の端をVssピンに、また他方の端をVDDピンに夫々
配するとともに、上記電子回路のVSSとVOOの各回
路間にコンデンサを橋絡挿入したものである。
叙上の如く、この発明では電子回路においてCMOSゲ
ートアレイの実装をDIP型からフラットパッケージへ
改良を施して変えている。この改良の過程で、まず、第
4図に示すように、リードフレーム(101)は一般に
デバイスをマウントする台床部を封止が終るまでフレー
ム部(101a)に支持させる必要からり−ドピンの4
群(P+〜P25゜P26〜PSO+P51〜P75ツ
P76〜PhoO)の各中央のピンを吊りピン:vSS
ピン−P1コ+P3g+P63+P88とし、他方の電
源用VDDピンを各ピン群の端部のピン、例えばP2S
+ PS(IT P75sP 100に夫々設定する。
ートアレイの実装をDIP型からフラットパッケージへ
改良を施して変えている。この改良の過程で、まず、第
4図に示すように、リードフレーム(101)は一般に
デバイスをマウントする台床部を封止が終るまでフレー
ム部(101a)に支持させる必要からり−ドピンの4
群(P+〜P25゜P26〜PSO+P51〜P75ツ
P76〜PhoO)の各中央のピンを吊りピン:vSS
ピン−P1コ+P3g+P63+P88とし、他方の電
源用VDDピンを各ピン群の端部のピン、例えばP2S
+ PS(IT P75sP 100に夫々設定する。
このVSS、 vooは第5図に示すベーシックセル(
102)の回路図のVSS、 VDO端子を配線パター
ンで導出したものである。なお、上記ベーシックセルは
図示の如く、対のPチャンネルMO3FET(102a
、 102a)と、対のNチャンネルMO5F[ET(
102b、 102b)とからなる1単位で。
102)の回路図のVSS、 VDO端子を配線パター
ンで導出したものである。なお、上記ベーシックセルは
図示の如く、対のPチャンネルMO3FET(102a
、 102a)と、対のNチャンネルMO5F[ET(
102b、 102b)とからなる1単位で。
これをX、Yililll上に一定の間隔をおいて整列
させ。
させ。
各ベーシックセル間の副方向に配線用スペースを設け、
さらに上記整列集合配置された集合体の周囲にはスペー
スを設けて入出力兼用セルを備える。
さらに上記整列集合配置された集合体の周囲にはスペー
スを設けて入出力兼用セルを備える。
ところで、CMOSは動作上スパイク状に電力を消費す
るので、電源の高周波インピーダンスは低くしておく必
要がある。この手段の一例として回路配線の電源とGN
D間にバイパスコンデンサが挿入されるが、リード群の
中央と端のリード間(Vss −Voo)にバイパスコ
ンデンサを取着けるには配線回路を長く引き回してコン
デンサの長さまで近接させる。このように配線が長くな
ると、インダクタンスが大になり、ノイズが大きくなる
。
るので、電源の高周波インピーダンスは低くしておく必
要がある。この手段の一例として回路配線の電源とGN
D間にバイパスコンデンサが挿入されるが、リード群の
中央と端のリード間(Vss −Voo)にバイパスコ
ンデンサを取着けるには配線回路を長く引き回してコン
デンサの長さまで近接させる。このように配線が長くな
ると、インダクタンスが大になり、ノイズが大きくなる
。
そこで、1実施例のCMOSゲートアレイは第1図、第
2図に示すように、リードフレーム(1)における吊り
ピンvssをリード群のVD、Dピンに形成されている
端と反対側の端部のピンにV5Sピンを設定している。
2図に示すように、リードフレーム(1)における吊り
ピンvssをリード群のVD、Dピンに形成されている
端と反対側の端部のピンにV5Sピンを設定している。
すなわち、VDDは第4図に示した如< −P2S+
P50+ P75y Plooであり、VSSピンをP
IT P2151 P51+ P76に設定している。
P50+ P75y Plooであり、VSSピンをP
IT P2151 P51+ P76に設定している。
したがって、リードフレーム(1)のフレーム部(1a
)とデバイスをマウントした台床部に施されたセラミッ
クのパッケージ(2)は、このデバイスの電気的特性の
測定が完了するまで吊りピン(Vssピン)で連λ÷支
持された状態である。そして、電気的特性の測定が完了
したのち、吊りピンの切除と全部のピンの折曲を施して
一部を示す第2図の如くなる。このようなCMOSゲー
トアレイを配線回路に配設するとともに、vDoとVS
Sの各配線間にバイパスコンデンサを挿入する。このコ
ンデンサの配設にあたって、第3図に示すように?1I
tX回路の配線の対向部に一部拡幅域(3a、 3b)
を設け、ここにバイパスコンデンサ(4)を接続する。
)とデバイスをマウントした台床部に施されたセラミッ
クのパッケージ(2)は、このデバイスの電気的特性の
測定が完了するまで吊りピン(Vssピン)で連λ÷支
持された状態である。そして、電気的特性の測定が完了
したのち、吊りピンの切除と全部のピンの折曲を施して
一部を示す第2図の如くなる。このようなCMOSゲー
トアレイを配線回路に配設するとともに、vDoとVS
Sの各配線間にバイパスコンデンサを挿入する。このコ
ンデンサの配設にあたって、第3図に示すように?1I
tX回路の配線の対向部に一部拡幅域(3a、 3b)
を設け、ここにバイパスコンデンサ(4)を接続する。
なお、コンデンサはブロック型のものを例示したが、チ
ューブラ−型、円板状モールド型などのいずれでも同様
に配設しうる。
ューブラ−型、円板状モールド型などのいずれでも同様
に配設しうる。
この発明によればCMOSゲートアレイを含む電子回路
における該ゲートアレイをセラミックのフラッI−パッ
ケージに実装するとともに、そのV S Sを各ピン群
の一方の端に配置し、このvssピンをパッケージの角
部で隣接のピン群の端部に配置されたVDDピンと隣接
させるので、バイパスコンデンサをパッケージの周辺の
配線の空いた部分に配設できる利点がある。また、隣接
したパターン配線間に配設できるので操作が容易な上に
、パターン配線を引き回す必要がなく、配線が短縮でき
るので高周波インピーダンスを低く、ノイズを低減でき
る顕著な利点がある。さらに、パッケージをセラミック
スで形成して電気的特性と耐熱試験の成績を向上できた
。
における該ゲートアレイをセラミックのフラッI−パッ
ケージに実装するとともに、そのV S Sを各ピン群
の一方の端に配置し、このvssピンをパッケージの角
部で隣接のピン群の端部に配置されたVDDピンと隣接
させるので、バイパスコンデンサをパッケージの周辺の
配線の空いた部分に配設できる利点がある。また、隣接
したパターン配線間に配設できるので操作が容易な上に
、パターン配線を引き回す必要がなく、配線が短縮でき
るので高周波インピーダンスを低く、ノイズを低減でき
る顕著な利点がある。さらに、パッケージをセラミック
スで形成して電気的特性と耐熱試験の成績を向上できた
。
第1図はこの発明の1実施例のCMOSゲートアレイの
リードフレーム加工体を示す正面図、第2図はCM、O
Sゲートアレイの一部の側面図、第3図はCMOSゲー
トアレイを含む回路配線の一部を示す斜視図、第4図は
この発明の1実施例に至るCMOSゲートアレイのリー
ドフレーム加工体を示す正面図、第5図はこの発明の1
実施例にかかるCMOSゲートアレイのベーシックセル
の回路図である。 ■ リードフレーム加工体 la フレーム部 2 パッケージ
リードフレーム加工体を示す正面図、第2図はCM、O
Sゲートアレイの一部の側面図、第3図はCMOSゲー
トアレイを含む回路配線の一部を示す斜視図、第4図は
この発明の1実施例に至るCMOSゲートアレイのリー
ドフレーム加工体を示す正面図、第5図はこの発明の1
実施例にかかるCMOSゲートアレイのベーシックセル
の回路図である。 ■ リードフレーム加工体 la フレーム部 2 パッケージ
Claims (1)
- CMOSゲートアレイを用いた電子回路において、CM
OSゲートアレイパッケージがセラミックスでなり、そ
の4周側面から櫛比して突出させた各側面のピン群にお
ける各一方の端をV_S_Sピンに、また他方の端をV
_D_Dピンに夫々配するとともに、前記電子回路にお
けるV_S_SとV_D_Dの各回路間にコンデンサを
橋絡挿入した電子回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59172469A JPS6151846A (ja) | 1984-08-21 | 1984-08-21 | 電子回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59172469A JPS6151846A (ja) | 1984-08-21 | 1984-08-21 | 電子回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6151846A true JPS6151846A (ja) | 1986-03-14 |
Family
ID=15942563
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59172469A Pending JPS6151846A (ja) | 1984-08-21 | 1984-08-21 | 電子回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6151846A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02126663A (ja) * | 1988-11-07 | 1990-05-15 | Fuji Electric Co Ltd | Mosゲート形バイポーラトランジスタ |
-
1984
- 1984-08-21 JP JP59172469A patent/JPS6151846A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02126663A (ja) * | 1988-11-07 | 1990-05-15 | Fuji Electric Co Ltd | Mosゲート形バイポーラトランジスタ |
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