JPS6151846A - 電子回路 - Google Patents
電子回路Info
- Publication number
- JPS6151846A JPS6151846A JP59172469A JP17246984A JPS6151846A JP S6151846 A JPS6151846 A JP S6151846A JP 59172469 A JP59172469 A JP 59172469A JP 17246984 A JP17246984 A JP 17246984A JP S6151846 A JPS6151846 A JP S6151846A
- Authority
- JP
- Japan
- Prior art keywords
- pins
- package
- vss
- pin
- gate array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は電子回路に係り、特にＣＭＯＳゲートアレイ
を用いた電子回路におけるスパイク電流等を対策する。
を用いた電子回路におけるスパイク電流等を対策する。
ゲートアレイは、ユーザーが所望する論理回路に基づい
て早期に廉価に専用のＬＳＩを提供できるので、産業用
機器をはじめ、民生用機器、ＯＡ機器等に広く用いられ
ている。さらに実用上の分野として情報処理、計測、制
御、通信、オーディオ、ビデオカメラ、パソコンなどが
知られている。
て早期に廉価に専用のＬＳＩを提供できるので、産業用
機器をはじめ、民生用機器、ＯＡ機器等に広く用いられ
ている。さらに実用上の分野として情報処理、計測、制
御、通信、オーディオ、ビデオカメラ、パソコンなどが
知られている。
ゲートアレイのデバイス技術としてＣＭＯＳ（相補性モ
ス） 、 ＴＴＬ （Ｔｒ−Ｔｒロジック）、ＥＣＬ（
エミッタカップルドロジック）が多く用いられており、
また、パッケージは高密度実装に対応してＤ Ｉ ｆＪ
型パッケージ方式、プラグインパッケージ方式、リード
レスチップキャリヤ方式等があるが、ＣＭ ＯＳでもか
成されたデバイスをＤＩＰ型のパッケージに実装してい
たが、ゲートアレイの適用範囲が次第に拡大するととも
に、ユーザが所望する論理回路も複雑化の傾向にあり１
、ＤＩＰ型のパッケージでは回路が所要とするピン数を
充当することができない状態に至った。
ス） 、 ＴＴＬ （Ｔｒ−Ｔｒロジック）、ＥＣＬ（
エミッタカップルドロジック）が多く用いられており、
また、パッケージは高密度実装に対応してＤ Ｉ ｆＪ
型パッケージ方式、プラグインパッケージ方式、リード
レスチップキャリヤ方式等があるが、ＣＭ ＯＳでもか
成されたデバイスをＤＩＰ型のパッケージに実装してい
たが、ゲートアレイの適用範囲が次第に拡大するととも
に、ユーザが所望する論理回路も複雑化の傾向にあり１
、ＤＩＰ型のパッケージでは回路が所要とするピン数を
充当することができない状態に至った。
゛ 〔発明の目的〕
この発明は上記従来の問題点に鑑み１回路に要するピン
数を充当できるように改良されたフラン１〜パツケージ
に実装されたＣＭＯＳゲートアレイによる１“ｖ子回路
を提供する。
数を充当できるように改良されたフラン１〜パツケージ
に実装されたＣＭＯＳゲートアレイによる１“ｖ子回路
を提供する。
この発明の電子回路はＣＭＯＳゲー１−アレイを用い、
そのパッケージがセラミックでなり、その４つの周側面
から櫛比して突出させた各側面のピン群における各一方
の端をＶｓｓピンに、また他方の端をＶＤＤピンに夫々
配するとともに、上記電子回路のＶＳＳとＶＯＯの各回
路間にコンデンサを橋絡挿入したものである。
そのパッケージがセラミックでなり、その４つの周側面
から櫛比して突出させた各側面のピン群における各一方
の端をＶｓｓピンに、また他方の端をＶＤＤピンに夫々
配するとともに、上記電子回路のＶＳＳとＶＯＯの各回
路間にコンデンサを橋絡挿入したものである。
叙上の如く、この発明では電子回路においてＣＭＯＳゲ
ートアレイの実装をＤＩＰ型からフラットパッケージへ
改良を施して変えている。この改良の過程で、まず、第
４図に示すように、リードフレーム（１０１）は一般に
デバイスをマウントする台床部を封止が終るまでフレー
ム部（１０１ａ）に支持させる必要からり−ドピンの４
群（Ｐ＋〜Ｐ２５゜Ｐ２６〜ＰＳＯ＋Ｐ５１〜Ｐ７５ツ
Ｐ７６〜ＰｈｏＯ）の各中央のピンを吊りピン：ｖＳＳ
ピン−Ｐ１コ＋Ｐ３ｇ＋Ｐ６３＋Ｐ８８とし、他方の電
源用ＶＤＤピンを各ピン群の端部のピン、例えばＰ２Ｓ
＋ ＰＳ（ＩＴ Ｐ７５ｓＰ １００に夫々設定する。
ートアレイの実装をＤＩＰ型からフラットパッケージへ
改良を施して変えている。この改良の過程で、まず、第
４図に示すように、リードフレーム（１０１）は一般に
デバイスをマウントする台床部を封止が終るまでフレー
ム部（１０１ａ）に支持させる必要からり−ドピンの４
群（Ｐ＋〜Ｐ２５゜Ｐ２６〜ＰＳＯ＋Ｐ５１〜Ｐ７５ツ
Ｐ７６〜ＰｈｏＯ）の各中央のピンを吊りピン：ｖＳＳ
ピン−Ｐ１コ＋Ｐ３ｇ＋Ｐ６３＋Ｐ８８とし、他方の電
源用ＶＤＤピンを各ピン群の端部のピン、例えばＰ２Ｓ
＋ ＰＳ（ＩＴ Ｐ７５ｓＰ １００に夫々設定する。
このＶＳＳ、 ｖｏｏは第５図に示すベーシックセル（
１０２）の回路図のＶＳＳ、 ＶＤＯ端子を配線パター
ンで導出したものである。なお、上記ベーシックセルは
図示の如く、対のＰチャンネルＭＯ３ＦＥＴ（１０２ａ
、 １０２ａ）と、対のＮチャンネルＭＯ５Ｆ［ＥＴ（
１０２ｂ、 １０２ｂ）とからなる１単位で。
１０２）の回路図のＶＳＳ、 ＶＤＯ端子を配線パター
ンで導出したものである。なお、上記ベーシックセルは
図示の如く、対のＰチャンネルＭＯ３ＦＥＴ（１０２ａ
、 １０２ａ）と、対のＮチャンネルＭＯ５Ｆ［ＥＴ（
１０２ｂ、 １０２ｂ）とからなる１単位で。
これをＸ、Ｙｉｌｉｌｌｌ上に一定の間隔をおいて整列
させ。
させ。
各ベーシックセル間の副方向に配線用スペースを設け、
さらに上記整列集合配置された集合体の周囲にはスペー
スを設けて入出力兼用セルを備える。
さらに上記整列集合配置された集合体の周囲にはスペー
スを設けて入出力兼用セルを備える。
ところで、ＣＭＯＳは動作上スパイク状に電力を消費す
るので、電源の高周波インピーダンスは低くしておく必
要がある。この手段の一例として回路配線の電源とＧＮ
Ｄ間にバイパスコンデンサが挿入されるが、リード群の
中央と端のリード間（Ｖｓｓ −Ｖｏｏ）にバイパスコ
ンデンサを取着けるには配線回路を長く引き回してコン
デンサの長さまで近接させる。このように配線が長くな
ると、インダクタンスが大になり、ノイズが大きくなる
。
るので、電源の高周波インピーダンスは低くしておく必
要がある。この手段の一例として回路配線の電源とＧＮ
Ｄ間にバイパスコンデンサが挿入されるが、リード群の
中央と端のリード間（Ｖｓｓ −Ｖｏｏ）にバイパスコ
ンデンサを取着けるには配線回路を長く引き回してコン
デンサの長さまで近接させる。このように配線が長くな
ると、インダクタンスが大になり、ノイズが大きくなる
。
そこで、１実施例のＣＭＯＳゲートアレイは第１図、第
２図に示すように、リードフレーム（１）における吊り
ピンｖｓｓをリード群のＶＤ、Ｄピンに形成されている
端と反対側の端部のピンにＶ５Ｓピンを設定している。
２図に示すように、リードフレーム（１）における吊り
ピンｖｓｓをリード群のＶＤ、Ｄピンに形成されている
端と反対側の端部のピンにＶ５Ｓピンを設定している。
すなわち、ＶＤＤは第４図に示した如＜ −Ｐ２Ｓ＋
Ｐ５０＋ Ｐ７５ｙ Ｐｌｏｏであり、ＶＳＳピンをＰ
ＩＴ Ｐ２１５１ Ｐ５１＋ Ｐ７６に設定している。
Ｐ５０＋ Ｐ７５ｙ Ｐｌｏｏであり、ＶＳＳピンをＰ
ＩＴ Ｐ２１５１ Ｐ５１＋ Ｐ７６に設定している。
したがって、リードフレーム（１）のフレーム部（１ａ
）とデバイスをマウントした台床部に施されたセラミッ
クのパッケージ（２）は、このデバイスの電気的特性の
測定が完了するまで吊りピン（Ｖｓｓピン）で連λ÷支
持された状態である。そして、電気的特性の測定が完了
したのち、吊りピンの切除と全部のピンの折曲を施して
一部を示す第２図の如くなる。このようなＣＭＯＳゲー
トアレイを配線回路に配設するとともに、ｖＤｏとＶＳ
Ｓの各配線間にバイパスコンデンサを挿入する。このコ
ンデンサの配設にあたって、第３図に示すように？１Ｉ
ｔＸ回路の配線の対向部に一部拡幅域（３ａ、 ３ｂ）
を設け、ここにバイパスコンデンサ（４）を接続する。
）とデバイスをマウントした台床部に施されたセラミッ
クのパッケージ（２）は、このデバイスの電気的特性の
測定が完了するまで吊りピン（Ｖｓｓピン）で連λ÷支
持された状態である。そして、電気的特性の測定が完了
したのち、吊りピンの切除と全部のピンの折曲を施して
一部を示す第２図の如くなる。このようなＣＭＯＳゲー
トアレイを配線回路に配設するとともに、ｖＤｏとＶＳ
Ｓの各配線間にバイパスコンデンサを挿入する。このコ
ンデンサの配設にあたって、第３図に示すように？１Ｉ
ｔＸ回路の配線の対向部に一部拡幅域（３ａ、 ３ｂ）
を設け、ここにバイパスコンデンサ（４）を接続する。
なお、コンデンサはブロック型のものを例示したが、チ
ューブラ−型、円板状モールド型などのいずれでも同様
に配設しうる。
ューブラ−型、円板状モールド型などのいずれでも同様
に配設しうる。
この発明によればＣＭＯＳゲートアレイを含む電子回路
における該ゲートアレイをセラミックのフラッＩ−パッ
ケージに実装するとともに、そのＶ Ｓ Ｓを各ピン群
の一方の端に配置し、このｖｓｓピンをパッケージの角
部で隣接のピン群の端部に配置されたＶＤＤピンと隣接
させるので、バイパスコンデンサをパッケージの周辺の
配線の空いた部分に配設できる利点がある。また、隣接
したパターン配線間に配設できるので操作が容易な上に
、パターン配線を引き回す必要がなく、配線が短縮でき
るので高周波インピーダンスを低く、ノイズを低減でき
る顕著な利点がある。さらに、パッケージをセラミック
スで形成して電気的特性と耐熱試験の成績を向上できた
。
における該ゲートアレイをセラミックのフラッＩ−パッ
ケージに実装するとともに、そのＶ Ｓ Ｓを各ピン群
の一方の端に配置し、このｖｓｓピンをパッケージの角
部で隣接のピン群の端部に配置されたＶＤＤピンと隣接
させるので、バイパスコンデンサをパッケージの周辺の
配線の空いた部分に配設できる利点がある。また、隣接
したパターン配線間に配設できるので操作が容易な上に
、パターン配線を引き回す必要がなく、配線が短縮でき
るので高周波インピーダンスを低く、ノイズを低減でき
る顕著な利点がある。さらに、パッケージをセラミック
スで形成して電気的特性と耐熱試験の成績を向上できた
。
第１図はこの発明の１実施例のＣＭＯＳゲートアレイの
リードフレーム加工体を示す正面図、第２図はＣＭ、Ｏ
Ｓゲートアレイの一部の側面図、第３図はＣＭＯＳゲー
トアレイを含む回路配線の一部を示す斜視図、第４図は
この発明の１実施例に至るＣＭＯＳゲートアレイのリー
ドフレーム加工体を示す正面図、第５図はこの発明の１
実施例にかかるＣＭＯＳゲートアレイのベーシックセル
の回路図である。 ■ リードフレーム加工体 ｌａ フレーム部 ２ パッケージ
リードフレーム加工体を示す正面図、第２図はＣＭ、Ｏ
Ｓゲートアレイの一部の側面図、第３図はＣＭＯＳゲー
トアレイを含む回路配線の一部を示す斜視図、第４図は
この発明の１実施例に至るＣＭＯＳゲートアレイのリー
ドフレーム加工体を示す正面図、第５図はこの発明の１
実施例にかかるＣＭＯＳゲートアレイのベーシックセル
の回路図である。 ■ リードフレーム加工体 ｌａ フレーム部 ２ パッケージ
Claims (1)
- ＣＭＯＳゲートアレイを用いた電子回路において、ＣＭ
ＯＳゲートアレイパッケージがセラミックスでなり、そ
の４周側面から櫛比して突出させた各側面のピン群にお
ける各一方の端をＶ＿Ｓ＿Ｓピンに、また他方の端をＶ
＿Ｄ＿Ｄピンに夫々配するとともに、前記電子回路にお
けるＶ＿Ｓ＿ＳとＶ＿Ｄ＿Ｄの各回路間にコンデンサを
橋絡挿入した電子回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59172469A JPS6151846A (ja) | 1984-08-21 | 1984-08-21 | 電子回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59172469A JPS6151846A (ja) | 1984-08-21 | 1984-08-21 | 電子回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6151846A true JPS6151846A (ja) | 1986-03-14 |
Family
ID=15942563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59172469A Pending JPS6151846A (ja) | 1984-08-21 | 1984-08-21 | 電子回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6151846A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02126663A (ja) * | 1988-11-07 | 1990-05-15 | Fuji Electric Co Ltd | Ｍｏｓゲート形バイポーラトランジスタ |
-
1984
- 1984-08-21 JP JP59172469A patent/JPS6151846A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02126663A (ja) * | 1988-11-07 | 1990-05-15 | Fuji Electric Co Ltd | Ｍｏｓゲート形バイポーラトランジスタ |
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