JPS6151754U - - Google Patents
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- Publication number
- JPS6151754U JPS6151754U JP13172085U JP13172085U JPS6151754U JP S6151754 U JPS6151754 U JP S6151754U JP 13172085 U JP13172085 U JP 13172085U JP 13172085 U JP13172085 U JP 13172085U JP S6151754 U JPS6151754 U JP S6151754U
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- JP
- Japan
- Prior art keywords
- regions
- chip
- power
- power transistor
- power transistors
- Prior art date
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- Granted
Links
- 239000004065 semiconductor Substances 0.000 claims description 2
- 239000004020 conductor Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
第１図は従来のパワーＩＣにおけるチツプ上の
パワートランジスタの配置を示した図で、第２図
は本考案による半導体装置の一実施例であり、チ
ツプ上のパワートランジスタの配置を示した図、
第３図は本考案の他の実施例を示した図、第４図
は本考案の第３の実施例を示した図、第５図は本
考案の第４の実施例を示した図である。 図面の参照符号は次の通り、１０２，２０１，
３０１，４０１，５０１：チツプ、１０２，１０
３，２０２，２０３，３０２，３０３，４０２，
４０３，５０２，５０３：パワートランジスタ。
パワートランジスタの配置を示した図で、第２図
は本考案による半導体装置の一実施例であり、チ
ツプ上のパワートランジスタの配置を示した図、
第３図は本考案の他の実施例を示した図、第４図
は本考案の第３の実施例を示した図、第５図は本
考案の第４の実施例を示した図である。 図面の参照符号は次の通り、１０２，２０１，
３０１，４０１，５０１：チツプ、１０２，１０
３，２０２，２０３，３０２，３０３，４０２，
４０３，５０２，５０３：パワートランジスタ。
Claims (1)
- 一つのチツプ上に第１及び第２のパワートラン
ジスタを含み且つこれらのパワートランジスタが
それぞれ複数の領域に分割されている判導体装置
において、前記第１のパワートランジスタの前記
複数の領域間に、前記第２のパワートランジスタ
の各領域が交互に入り組むように、前記第２のパ
ワートランジスタの前記複数の領域を前記チツプ
上に配置したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985131720U JPS6348132Y2 (ja) | 1985-08-30 | 1985-08-30 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985131720U JPS6348132Y2 (ja) | 1985-08-30 | 1985-08-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6151754U true JPS6151754U (ja) | 1986-04-07 |
| JPS6348132Y2 JPS6348132Y2 (ja) | 1988-12-12 |
Family
ID=30690293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985131720U Expired JPS6348132Y2 (ja) | 1985-08-30 | 1985-08-30 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6348132Y2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7547946B2 (en) | 2005-03-24 | 2009-06-16 | Nec Electronics Corporation | MOS semiconductor device with low ON resistance |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3729660A (en) * | 1970-11-16 | 1973-04-24 | Nova Devices Inc | Ic device arranged to minimize thermal feedback effects |
-
1985
- 1985-08-30 JP JP1985131720U patent/JPS6348132Y2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3729660A (en) * | 1970-11-16 | 1973-04-24 | Nova Devices Inc | Ic device arranged to minimize thermal feedback effects |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7547946B2 (en) | 2005-03-24 | 2009-06-16 | Nec Electronics Corporation | MOS semiconductor device with low ON resistance |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6348132Y2 (ja) | 1988-12-12 |