JPS61502225A - インピ−ダンス整合されたリ−ド - Google Patents

インピ−ダンス整合されたリ−ド

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JPS61502225A
JPS61502225A JP60501294A JP50129485A JPS61502225A JP S61502225 A JPS61502225 A JP S61502225A JP 60501294 A JP60501294 A JP 60501294A JP 50129485 A JP50129485 A JP 50129485A JP S61502225 A JPS61502225 A JP S61502225A
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クイン,ダニエル・ジエイ
マルホランド,ウエイン・エイ
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モステック・コ−ポレイション
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 インピーダンス整合されたリード 技術分野 本発明は電気リードを集積回路チップに取付けることに係る。
背景技術 集積回路をリードに取付ける本発明の方法はワイヤボンディングによるものであ り、比較的幅の広いリードフレームを集積回路チップに接合するために1ii1  (0,0025cm)のオーダーの直径を有する細いワイヤが使用される。
勿論かかる小径のワイヤはそれが細いが故に高インダクタンスを有しており、ワ イヤとリードフレームとの間のインピーダンスの不整合により反射の問題が惹起 こされ1、またバンド幅の制限の問題が惹起こされる。
発明の開示 ゛ 本発明はある特定のインピーダンスを有するよう構成された集積回路用のリード に関するものである。
本発明の一つの特徴は、リードのインピーダンスをそのリードが接続されるソケ ット又は他のコネクタのインピーダンスに整合させることである。
本発明の他の一つの特徴は、リードとチップ接触部とのインターフェイスにター ミネーティングレジスタを設けることである。
本発明の他の一つの特徴は、二つの導電体の間にラミネート状の誘電体がサンド イッチ状に挾まれた構造をなすリードを製造することである。
図面の簡単な説明 第1図は本発明の工程の流れを示す。
第2図は第1図中の工程を一層詳細に示す。
第3A図及び第3B図は本発明で用いられるチップの種々の形態を示す。
第4A図及び第4B図は接触パッドの種々のアレーを有するチップを示す。
第5図はリードフレームの一部分を示す。
第6図は本発明で使用するのに適した集積回路の断面を示す。
第7図はボンディング工程の間にリードフレーム及びダイを保持するのに用いら れる保持器を示す。
第8A図乃至第8C図は16ビン集積回路に適したリードフレーム設計を示す。
第9A図及び第9B図はリードフレームに対するグリッパ機構を示す。
第10A図及び第1OB図は指定されたインピーダンスを有する代替的なリード フレームを示す。
第11図は第10図のリードフレームの一部分を示す。
第12図はリードフレームとダイとの間のボンドに対する簡単化された光学的検 査装置を示す。
発明を実施するための最良の形態 本発明は、集積回路の組立及び検査のためのシステムの他の構成要素と共に開発 された。このシステムの他の特徴は、本願出願人と同一の出願人により本願と同 日付にて出願された他の特許出願の対象である。システム中での本発明の位置付 けを明らかにするため、システム全体の説明が本明1s書に含まれている。
バック・エンド組立に用いられる工程の全体的なフローチャートが第1図に示さ れている。第1図に概括的に示されている多数の工程は、検査及び他のデータを 記憶するための計算機と通信して、また時にはそれにより制御されて様々な異な る機械により実行される。
参照符号■を付されているボックスにより表わされている第一の主要な工程では 、“フロント・エンド”又は“バック・エンド″の部分であってよいプロセスが 、全て通常の工程(パッシベーションなどを含む)で完成されたウェーハをイン プットとして受入れ、またチップ回路を保護し且それらを誘電体の頂面を運ばれ る信号から電気的に絶縁するのに十分な厚みを有する誘電体の層を被覆する。
前もってのデツプの上の接触パッドから誘電体の頂の上の接触パッドの標準的ア レーへ延びている金属リードのパターンが形成される。標準的アレーは、チップ ・ダイの寸法に拘らず、同一の数のビンを有する全てのチップに対して同一であ る。
ウェーハは次いで主要工程■で探針検査され、探針検査の結果は電気的に、例え ば計算機内に記憶される。不良チップに対する通常のインク−ドツト・マーキン グシステムは用いられない。
ウェーハは次いで、その後の工程で種々の取付具内に自動的挿入及び方向状めを 可能にする形成のフレーム保持器内の接llID上に接着により取付けられ、ま たウェーへの全厚みを通じて切断する自動的ソーイング工程(工程■)で切断さ れる。
搬送台の中ヘダイを選択的に突き下げるべくテープを上から押す自動的シーケン ス(工程rV)でウェーハから取除かれる。能動回路は標準的パッド誘電体及び 標準的パッドにより保護されているので、上記の工程で問題は生じない。
ウェーハ及び押し抜き装置は、ダイスを搬送台の中の正しい位置に置くべく計算 機υJ6I+のもとに動かされる。
ダイスは、180°だけ二搬送台“サンドインチ”を回転させる反転操作と雌雄 結合搬送台に移され、こうして第二の搬送台に載るダイスは頂側に接触部を有す る。ダイスの組は好都合な数、例えば14個のダイスを保持するボンディング取 付具に移される。ローディングが完了すると、取付具内のダイの間隔を整合する リードフレームがはんだ付は取付具内のダイスの上に置かれ、また上側ボンディ ング取付具がボンディング工程の間にリードとパッドとの間の接触を維持するべ (追加される。
ボンディング取付具ははんだを溶、!Iさせて中間接続を形成するべく加熱され る(工程V)。
ダイスを取付けられたリードフレームは、リードフレームへの中間接続と一緒に ダイをカプセル封じするトランスファ又は射出成形機の中に置かれる(工程Vl )。
モールドされたデバイスのストリップは次いで通常の仕方でトリムされ且成形さ れる(工程v■)。
第1図には、以上に列挙した工程を実行する機械と制御計算機との間のデータ通 信が示されでいる。大抵のデ・−タ通信過程はオプショナルである。データ通信 過程は確かにオペレータυJ!11のもとに行われてよく、またデータは手書き されてよい。データが自動的に記録され、また以前の過程からのデータが誤りな しに再呼出しされることの利益は当業者(明らかでろう。
本発明の種々の過程は以下の現用と、本願と同日付にて本願出願人と同一の出願 人により出願された他の特許出願の明細書とに一層詳細に示されている。
第2図には第1図中の工程が一層詳細に示されており、また材料及びデータの流 れが示されいている。口の図には、材料をコンテナ内にロードし、またコンテナ を他の位置へ動かす過程が線で示されており、また計i*ta又は他の記憶装置 への又はそれからのデータの流れが二重矢印で示されている。作業工程への三つ のインプットはウニ・−ハ、リードフレーム及びカプセル封じ用のプラスチック である。二つの再循環ループはそれぞれ、ソーイング及び選択工程の間にウェー ハを支えるのに用いられるフレームと、ボンディング工程の間にリードフレーム セグメントと整列してダイスの組を維持するのに用いられる位置決め取付具とを 舎弟−の主要工程に戻って、例示されている誘電体層は6uIの厚みで被覆され 260℃以上の温度で硬化されたデコポン2525のようなポリイミドである。
溶融ガラス又は他の頂層への接着を改善するためポリイミドの下に窒化物又は他 の層が存在してよい。通常の方法により集積回路内に予め形成されている電気的 接触パッドは、誘電体の頂の上に液体もしくはテープの形態のホトレジストを被 覆し、それを通じて通常の仕方で回路内の金属接触パッドへの通路を腐食除去す ゛ることにより露出される。“バイア(Via)″が、誘電体の表面が到達され るまで金属又は他の導電体で接触孔を満たすことにより形成される。ホトレジス トが剥がされ、また金属の層が任意の方法、例えばスパッタリングによりポリイ ミドの表面に被覆される。−例では、ポリイミドがバック・スパッタされ、その 後に600大の10%チタン+90%タングステンとそれに続<1000人の銅 及びチタン−タングステン混合物とがスパッタされ、同時に続いて典型的に3μ 腸の銅がスパッタされた。ホトレジストの第二の層が金属層内に金属リードの組 を郭定するパターンで被覆される。リードは、誘電体を貫通するバイアから、同 一数のリードを有するチップの全てに対して同一のパッド接触部の標準的パッド アレーを有するチップの中心の領域へ到達する。例えば、16ピン・チップは、 それがメモリであろうと任意の他の論理デバイスであろうと、0.126インチ X0.126インチ(0,32cixO,32cm)の寸法を有する標準的構造 内で約0.016インチX0.016インチ(0,041cmx0.041cl )の寸法の同一の標準的バッドアレーを有する。標準的バッドアレーは、そのリ ードフレームと共に使用されるべき最小のチップにうまく嵌まるような寸法にさ れる。本発明のオプショナル・バージョンは成る特定の目的に対して配置されて いるパッドアレーを用いる。
金属の露出された領域は、95%のスズ及び5%の鉛の混合物を用いる通常の電 解めっき工程で鉛及びスズの標準的混合物からなるはんだでめっきされる。ホト レジストが剥がされ、また金liI層のめっきされた領域が、金m層の残余の望 ましくない領域が過酸化水素プラス水酸化アンモニウムとそれに続く過酸化水素 の、はんだを侵蝕しない浴の中で腐食除去される次の工程でエツチング・マスク として用いられる。
いま第3A図に示されている形態のチップ300が残留しており、その中でダイ 310はポリイミドの厚い層320と、チップの外側の接触領域330から標準 的バッドアレー340へ通ずる金属1326の回路網とを有する。金属線326 は以前に用いられたワイヤに比べて低いインダクタンス、大きい熱伝導率及び大 きい強度を有する。
第3A図に示されている例では、第一の接触部とポリイミド層を通るバイアとは 全てチップの周縁に形成されている。この図は、接触領域がチップの周縁に位置 していなければならない以前のワイヤボンディング法に対してレイアウト設計が なされているチップを示す。以前の設計を継続する利点は、新規のレイアウトの 費用の節減と並んで、追加キャパシティが必要とされる時に従来のワイヤボンデ ィング工程を使用し得ることである。しかし、そのためには、標準的パッド工程 に対する追加的な誘電体及び金属化が使用されないことを必要とする。
第3B図に示されているように、本発明を使用して、任意の好都合な位置に於て 誘電体を通る接触領域を置くことも可能である。これらのリードに対するバイア は、公知の場合のように縁を除外することなく、チップ表面上の種々の位置で出 発するものとして示されている。リード348は標準的パッドアレー内に配置さ れているバイアを接続するものとして示されている。リード343は、ポリイミ ドの下に横たわるチップのパッシベーション箇の頂の上に置かれている(図面に は示されていない)ブリッジを通じてバイアーセクション344に接続されてい る。このことは、リードの道筋及び構成要素の配置を決める上での自由度が本発 明により追加される口とを示す。
バイア305は第3八図中の切欠かれた部分に、リード326の一つの端に於け る下側接触領域304から上側接触領域306へ延びているものとして示されて いる。、坦在実用されている下側接触パッドは典型的に4ii1 x4mil( 0,01c■X0.01CIl)である。このような大きな面積で接触させるこ とにより、バイアの形成及び配置並びにリード326の配置に対する整列許容差 は典型的に±211乃至3m1l (0,005CI乃至0.008cm)であ り、従来のワイヤボンディングで用いられている精密工程でのリー ド接続に対 する+o、5m1i 乃至111 (0,0013cm乃至0.0025cm> の典型的な許容差よりも遥かに大きい。
バイアを形成しInリードを置く工程は、もし好都合であれば、ホトリトグラフ ィ用の標準的機械を用いてフロント−エンド作業で実行されてよい。これらの金 属リードを置く際の位置整列に関する必要条件は通常のフロント−エンド作業よ りも遥かに厳密でなくてよいので、誘電体及び頂リードのパターンを形成するの にスクリー・ン印刷のような厚膜技術を用いることが好ましい。典型的に、厚膜 技術による費用はR密技術による費用の174乃至1/2ですむ。
第3図のポリイミド11320は、もしそのすぐ下の酸化物の層に直接に取付け られるならば、高い信頼性をもって接着しないことが見出されている。ダイの一 部分の断面図が第6図に示されている。この図で基板6−100はシリコン基板 であり、また間口6−200は隣接ダイスを隔てる“ストリート”である。スト リートの幅は、o、ooiインチ(0,0025cm)の幅を有するダイアモン ド・ソーにより実行される分離工程でソー・カーフに対する空間を許すべく典型 的に100μ黍である。
接触パッド6−05はその上に郭定された一連の開口を有するものとして示され ている。典型的にアルミニウムであり回路の残部に金属化ストリップ(図示せず )により接続されているパッド6−05は、Singプラス燐及び他の添加物の 通常の組成と1μ腸の厚みとを有する酸化物6−10により包囲されている。酸 化物6−10は頂面6−15を右し、その上にまずポリイミド層6−50が直接 に被覆された。初期の検査では、しばしばポリイミド層6−50(第3図中rは 層320)の接着が離れ、その結果リードフレームがポリイミドを下側の層から 引き離すという大きな問題が示された。
酸化物6−10は回路内の頂誘電体層として機能する。
それは、第6図に示されているように基板及び接触部を被覆するだけでなく、回 路要素及び金属化部をも被覆する。
回路の能動要素のパッシベーションは、酸化物6−10が純粋に誘電体として機 能し不活性化層として機能しないように、ソース、ドレイン及び能動領域の上の 薄い酸化物によりシリコンMO8FETの通常の仕方で行われる。
窒化物層6−20は、ストリート6−200が酸化物6−1Qを通して基板まで #X食された後に、0.3μ園の厚みまで通常の仕方で250℃の温度に於てプ ラズマにより支援されたCVD法によりデポジットされている。デュポン252 5ポリイミドの層が被覆され、また比較的平らな頂面を生ずるようにスピンされ ている。ストリート6−200の上の接触部6−05及び6−55の上の開口6 −45はシブレイ(Shipley) 312展開剤のような通常の塩基性溶液 を用いる湿式エツチングにより未効果ポリイミドを通して開かれている。開口6 −55及び6−45の頂に対する典型的な寸法はそれぞれ100及び87μ層で ある。
開口6−45が開かれた後に、開口6−40がCF4中のプラズマエツチングに より窒化物[16−20に開かれる。
開口6−40の典型的な寸法は75μ−であり、従って開口6−40は窒゛化物 層6−20により包囲されており、酸化物層6−10を露出することはない。
窒化物!!16−20の頂面6−25へのポリイミドの接着は表面6−15への ポリイミドの接着に比べて大きく改善されていることが見出されている。窒化物 層6−20は表面6−15に於て酸化物に良好に接着する。こうして窒化物層6 −20の機能は、バイアに於てだけでなくストリート上のソー・カットに於ても 酸化物層6−10を全体的に包囲する構造によりポリイミドの接着を改善するこ とである。
探針検査 次の主要工程■は、ウェーハ内にまだ残留している個々の回路ダイスの検査であ る。入力/出力のために用いられる小さな探針が接触部に取付けられ、個々のチ ップが検査される通常の電気的ウェーハ検査工程が実行され得よう。
本発明の利点は、ポリイミド層の頂の上の金属リードが旧形式の接触パッドより も遥かに大きな面積を覆い、従って、これらの大きな金属パッドを押圧する電気 的接触探針又は電極の圧力が減ぜられていても、電気的接触の形成が従来の技術 で用いられた小さな接触パッドによる場合よりも容易である。接触領域に到達す る以前にリードへの電気的接触を形成することも可能であり、こうして探針検査 工程に追加的なフレキシビリティが得られる。本発明により得られる重要な経済 的利点は、同一数のピンを有する回路の全)7ミリに対する標準的パッドアレー と整合するのに探針の単一の組しか必要とされないことである。公知の方法では 、各チップ設計に対して探針の具なる組が典型的に必要とされた。
もしチップが、第3B図中に接触部350(検査されるべき回路内の一点へのア クセスのために形成されており、通常の接触部の一つに接続しないバイア)によ り示されているように、標準的パッドアレーの外側にオプショナルな電気的接触 パッドを有するならば、もちろん探針の異なる組が必要とされる。
従来のウェーハ検査では、不良チップは、手動組立中に識別且廃棄され得るよう に、インクの小さなドツトにより、マークされる。この工程ではチップは電気的 に識9ノされる。
即ち、ウェーハは特定の仕方で方向付けされ、またチップはX −Yマトリック ス内でのそれらの位置により識別される。個々のチップに対する検査データは中 央計算機メモリ内又はフロッピィディスク又は他の記憶媒体内に記憶され、また 不良チップが計棹機内で識別される。この工程は第2図中でつI−ハ・−マツピ ングと呼ばれている。
もしチップが(大規模メモリアレーで行われるように)レーザによりヒユーズを 溶断することにより接続又は遮断される冗長又はオプショナル回路の特徴を有り るなうば、この工程は、現在行われているように、ポリイミド層が置かれる以前 に行われている。しかし、金属ストリップの外側のポリイミド層を通して置かれ る(接触部350と類似の)追加的接@部を通してアクセスすることにより、又 は後で閉じられる冗長回路の−Fに大きな開口を有するポリイミドを置くことに より、オプショナル部分回路のイネ−ブリング又はディスニーブリング又は冗長 回路のイネ−ブリングを電気的に行うことができる。その場合、中央計算機はイ ネーブル又はディスエーブルされるべきオプショナル回路を識別し■検査探針を 通して適切にヒユーズを溶断する。ヒユーズ溶断が行われるべきシーケンス内の 点はもちろんオプショナルである。
もしウェーハが先に識別ラベルを与えられていなければ、いま計算機内に記憶さ れた検査データとデータの出所であるウェーハとの間の結び付きを維持するため ウェーハ、Lにラベルを置く必要がある。この結び付きを行うためにはもちろん 多くの方法があり、特定の方法は要請されない。一つの好ましい方法は、ウェー ハを識別する光学的バーコードのような識別ラベル上に識別コードを置く方法で ある。
他の方法はウェーハ内に不良チップの識別コードが記憶され得るプログラマブル ・メモリを形成する方法である。、その場合、ウェーハ自体が必要な情報を担い 、従ってウェーハが検査結果から分離されるという問題は生じない。
[ディング 最終ボンディング工程(第1図中の工程V及び第2図中のリードフレーム取付具 組立、ボンディング、分解)に対する組立体が第7図に分解図で示されている。
この図に概要を示されている保持器7−110は14個のチップを正しい間隔で 保持するが、そのための受り7−225は二つしか図示されていない。受け7− 225の上にチップ7−230が、またチップの上にリードフレーム5−、−1 00内の指状接触部5−122、リードフレーム・ストリップ5〜125の部分 、が置かれている。リードフレームの詳細は後で説明する。カバー7−120は リードフレーム・ストリップ5−125の縁5−110を上から押し、この緑は 、接触部先端が僅かに曲げられるようにストリップの外側部分を位置させるべく 4117−11.2の上に載る。この曲げは、ボンディング工程の間に信頼性の 高い接触が保証されるように、製造工程の間の先端の位置の不可避の変動を補償 するべく行われる。曲げは、設定された大きさだけ朔7−112の上にチップ7 −230の頂が突出するように受け7−225の深さを定めることにより行われ る。曲げの大きさく0.005インチ乃至0.00フインチ(0゜013C■乃 至0.018cm)は例えば、信頼性の高い接続形成を保証するべく先端位置の 正規分布の標準偏差の数倍である。リードフレーム・ストリップ5−125の縁 5−110はカバー7−120により−7−112の上に押付けられ、従ってま た先端5−122はリードのばね定数によりバッドに押付けられる。
本発明に於て使用される一つの典型的なリードフレームが第5図に示されており 、この第5図に於ては各リードフレームの半分が示されている。個々のリードフ レームは、標準的な公知の工程で用いられる正しい熱的特性を有する高価な合金 に比較して安価な銅合金であってよい金属のり−110はそれに沿って実際のリ ードを担持する役割をする。リード5−120はソケットへの差込み又は表面取 付けに適した形状の外端5−123と、ダイへの取付けのための内側部分5−1 21とを有する。二つの部分は、ボンディング工程の後で切断されるセグメント 5−124により継がれる。孔5−112がリードフレームを位置決めする際の 参照点を与えるべく設けられている。各リードセグメント5−121の端には、 標準寸法の平らな接触領域を形成するべくリードが四分の一円に曲げられる(又 は平衡な接触部分を形成するべく二倍に曲げられる)領域5−122が存在する 。異なる長さを有する異なるリードセグメント5−121の各々は、はんだ付は 工程に対する正しい整列を与えるべく接触領域5−122がダイの上の雌雄結合 バッドに均等に押付けられるように実質的に同一のばね定数を与えるような形状 にされている。リード5−120はリードフレームリボン製造の先の工程ではん だでスズめっきされている。
同一数のビンを有するチップのフッミリが誘電体の頂の上に同一の標準的バッド アレーを有することは本システムの有利な特徴で°あるが、本質的な特徴ではな い。図解のために、異なる寸法の二つのダイス5−130及び5−132がリー ドフレームと一緒に示されている。この特徴により、チップの全ノアミリに対し てリードフレームのリボンを一種類しか必要とせず、在庫費用が顕著に節減され る。
ダイの接触バッド342及び先端5−122は何れもスズめっきされており、ま た加熱される準備が整っている。
ボンディングは気相リフローはんだ付は技術又は可溶合金をリフローさせるべく 材料を加熱する他の手段により行われる。これらの代替的技術は赤外線加熱、コ ンベヤオーブン、高温ガス加熱又はレーザ加熱を含んでいる。気相リフローrは 、はんだ付(プ温度よりも沸点が高い液体、例えば)oウリナ−t−(F Io urinert ) F C−71のような液体がその沸点に保たれている。保 持器7−110及び7−120は、整列しで保たれているチップ及びリードフレ ームと共に、沸点に於(プる蒸気で満たされているコンテナ又はオー1ンに挿入 され、またそこに、はんだが溶融してボンドを形成するべく流動するまで保たれ る。加熱サイクルの典型的な時間はう乃至15秒である。この沸点は典型的に2 25℃以上、但し300℃以下である。対照的に、現在のワイヤボンディング及 びダイ取付は工程は460℃までの温度で実行され、また個々に実行される。加 熱サイクルの時間を短縮するため、ボンディング取付具は小さい質量と、はんだ 継目の周りの蒸気の自由な流れを許す多くの開口とを有していなければならない 。保持器7−110及び7−、120は、図面の複雑さを減するため、解団的に 示されている。
本発明の重要な経済的利点は、リードが全て同時にはんだイqけされることであ る。このことは、リードが一つずつボンドされなければならないワイヤボンディ ング技術と対照的ぐある3、28ビン・チップに対するはんだ付は工程の時間が 16ビン・チップに対する時間よりも長くかからない。
組立シーケンスの次の段階(第1図中の■程Vl)は。
はんだボンドの機械的及び電気的健全性が検査されるAブシ−1tルな検査工程 である。継目の機械的強度を検査するべくチップを引張ること、電気的連続性を 検査するべく標準的パッド及びリードフレームの縁に探針を置くこと、又ははん だの塊を光学的に検査することなど公知の多くの検査法がある。
第12図に簡単化された形態で示されている装置は、リードフレーム・ストリッ プが保持器7−110から取られ、モールディング・ステーションへの輸送のた めカセットをロードする工程中の中間工程としての検査に供される。光源12− 2、例えば半導体ダイオード又は半導体レーザが、入力ビームパワーを測定する パワーモニタ装置を通過するビーム12−11を発生する。ビーム12−4はリ ード先端5−122に於てはんだの塊12−10に衝突して、幾つかの方向に反 射される。反射されたパワーの正確な分布ははんだの塊の詳細な形状に関係し、 従ってチップからチップへと変動する。二つの検出器11−13及び12−15 が反射された光の一部を検出する。好ましくは、これらの検出器は強度分布中の 小さな変動を積分して除去するのに十分な面積を有する。もしリード先端5−1 22がパッドとの接触を形成しなければ、滑らかなはんだ表面の代わりに間隙が 存在し、非常に僅かな光しか反射されない。検査を通過するためには、雨検出器 12−13及び12−15がモニタ12−3内の信号の成る部分を受けなければ ならない。しきい値は、生産ラインが最初に運転に入れられる時に経験的に設定 される。
14チップ全体の上の全てのリードが検査されてよいし、14チツプのユニット 当り唯一のリードが検査されてよいし、又はその間の任意の数のリードが検査さ れてよい。検査するリードの数は通常の費用−信頼性間の兼合いに関係する。一 つの適当な方法は第10図のロボット10−23によりビーム12−11を通過 して一定速度でリードフレーム・ストリップを動かすことである。ボンドが形成 されているべき点にビーム12−11が衝突する時に検出器12−15及び12 −13内の信号がサンプルされる。こうして個々のボンドがビームを通過する時 間により個々のボンドが識別される。
モールド ボンディング工程の後に、(第1図中の工程V■)、14チツプを取付けられた リードフレーム5−100が、その周りにプラスチックをモールドしてチップの カプセル封じ及び保護を行うべく、トランスファ又は射出成形機内へ置かれる。
モールディング工程は通常の技術及び装置を使用して行われる。リードフレーム と接触パッドとの間の広い接触領域が標準的に使用されているワイヤボンディン グ技術に比較して非常に丈夫であり、従ってハンドリングの間の損傷によるチッ プの不良発生率が遥かに小さく、またチップが、公知のボンディングの場0合に 比べて、大きな速度で、また細心さを必要とせずに、動かされ得ることは本発明 の有利な特徴である。リードが工程中チップから熱を導き去ることも本発明の有 利な特徴である。
カプセル封じされた(まだリードフレーム内にある)ダイスが成形機から取出さ れた後、第2図のオプシフンルなラベリング工程が実行される。ダイス・アイデ ンティティは最初に探針検査の間に、個々のダイに対するデータが測定された時 に現われた。そのアイデンティティはウェーハ、テープ・フレーム及びリードフ レーム上のラベルにより保存されており、計陣機は必要であればダイ・アイデン ティティをリードフレーム上に記録するべく更新されている。
各チップはレーザ焼印工程又は他の好都合な技術により識別ラベル、検査結果な どを付けられ得る。
余分なプラスチックをリードから取除く“デジャンク(de、junk) ”工 程もこの時に実行される。
トリム/成形 次に第1図の工程v■で、チップとリードフレームとの複合体がリボンから分離 され、またリードを正しい整列状態に維持する役割をした間隔セグメント5−1 24が切断される。もしリボンが銅又は銅合金のシートから形成されていれば、 リード全体が一緒に短縮されるように連結部5−124などを切断する必要があ る。もしリボンの他のバージョンとして、めっきされた銅リードを頂に形成され ている部分5−110及び支えリード5−120に対してプラスチック裏当てが 用いらねているリボンが使用されるならば、セグメント5−124をプラスチッ ク内に維持することは容易であり、またリードを分離することは必要とされない 。
リードフレームの詳細 第5図は、本発明に使用可能なリードフレーム−ダイ間のボンディングの原理の 広いバージョンを示す目的の原理的な図解である。リードフレームの一層詳細な 形態は第8図に示されており、そのうち第8A図はそれぞれ点1及び2を中心と する二つのリードフレームを含むリードフレーム・ストリップの一部分の頂面図 である。
図面は、隣接リードフレームの外側部分5−121が重なっており(従来の技術 では“組んだ指のように入り込んでいる″)、従゛つてリードが金属リボンから 型打ち又はエツチングされる時に生ずるスクラップの量を減するという本発明の 一つの有利な特徴のために混雑している。リード5−120の間の距離の半分ず つリードフレームをずらすことにより部分5−121を重ならせることも簡単で あろうが、その場合には取付具内のチップの位置もずらされなければならず、こ のことは取付具にダイをローディングする工程を一層複雑にするであろう。
各16ビン・リードフレームは四つの象限10.10’、20及び20′から形 成されている。象限10及び10’竹表昭61−502225 (7) は中心線8−3に対して鏡像関係にあり、象限20及び20′は中心線8−4に 対して鏡像関係にある。象限10と象限20との間の相違点は、連結ストリップ から個々のリードの接触バッド5−122へ延びている指5−121のの形状で ある。四つのリード8−11乃至8−14及び8−21乃至8−24の二つの組 が第8A図に、また一層詳細にそれぞれ第8B図及び第8C図に示されている。
リードフレームの一層完全な詳細を示すため、製作図の関連部分が示されている 。位取り点を有する数字は、孔5へ・112の中心を原点とする直角座標系内の インチ(1インチ−2,54C11>単位の寸法である。例えば、象限10の指 8−’11は0.2641−0.2531−0.011インチ(0,028cs )の幅を有し、また0、2531−0.2413−0.012インチ(0,03 0c鵬)だけ指12から隔てられている。
指5−121は同一のばね定数を有するものとして設計されており、この実施例 では、指先端5−122とバッド342との間の信頼性の高い接触を保証するた め、981ダインの力に対して0.025+nの振れを生ずる(111(0,0 0250II>の振れ当り1乃至2グラム)。先端5−122は0.010イン チ<0.025cm)の曲率半径4で指5−121を曲げることにより形成され ており、その結果として公称0.01インチ(0,025CI)平方の接触先端 が生ずる。
図示されている特定のリードフレームは16ピンD、1、P、の工業標準に適合 する外側リード5−120を有する。材料はめつき前に0.010+0.000 5インチ195.3/4ハードである。はんだめっきは60−350マイクロイ ンチ(1,52−8,89μ−)の厚みのスズー鉛であり、スズ含有量は88% と98%との間、残余は鉛である。
第8A図の中心18−3及び8−4は0.540インチ(1,37CI)だけ隔 てられており、その結果として7゜75インチ(19,7cm)の全長を有する 14リードフレームの組が生じている。
指5−121に対する多くの他の設計がこの開示を参考にして当業者により行わ れ得よう。指5−121が正確に同一のばね定数を有することは本発明の実施に とって本質的ではなく、かなりの変動が許容され得る。
リードフレームのハンドリングには困難な問題がある。
リードフレームは壊れ易(、従来のグリッパにより容易に潰される。“触覚”セ ンサを有するグリッパが使用され得ようが、それらは高価である。真空リフタは 、リードフレームに多くの開口があるために、使用され得ない。
第9A図及び第9B図には、リードフレームを持上げ且整列させる役割をする経 済的なグリッピング取付具が示されている。第9A図は分解図であり、また第9 B図は組立てられた取付具の側面図である。いま第9B図を参照すると、採用さ れている原理は、グリツピング取付具がさもなければ及ぼすであろう圧力を緩和 する“バックアップ−バー”9−22の使用である。力は、グリッパ9−20の 間に接続されているものとして示されており、それらを押し離そうとするばね9 −26から作用する。種々の位置の他のばね又は力を作用する他の方法も使用さ れ得る。
リードフレーム9−30はバー9−22の下側且グリツピング取付具9−20の 延長部9−23内のノツチ9−124の間に配置されている。第9A図に示され ているように、四つのノツチ9−24が存在する。バー9−22の底とノツチ9 −24の底との間には公称0.015インチ(0゜038c+e)の間隙が存在 する。リードフレーム9−30は0、010イ”/チ(0,025CI) (7 )厚ミシカfKイf)テ、0.005インチ(0,013cm>の余裕が存在す る。
グリッピング取付具9−20はコーン9−14から取付具9−20に取付けられ ているローラ9−15に作用する下向き圧力に応答してとボット9−29の周り を揺動する。
コーン9−14は例えば精工台から市販されているばね復帰付き空気作動式シリ ンダ9−10の部分である。ハウジング9−11は下端にコーン9−14を有す るシリンダ9−13を包囲しており、また腕9−12の孔端9−28を貫通する ピボット9−29を支えている。各ピボット9−29の両端を支える四つの孔端 9−28が存在する。ハウジンク9−11は、図面を見易くするため第9A図に 於ては省略さねでいる剛固な支えを通じてバー9−22をも支えている。グリッ ピング取付具9−20の運動は第9B図中に矢印により示されている。
□ 第9八図中に見られる取付具9−20内のスロット9−30は、バックアッ プ−バー9−22に留められている支えバー9−32により支えられているもの として図面に概要を示されているばね力の作用下にあるプランジャ9−33に対 する間隙を与える。プランジ?9−33の機能は、バックアップ−バー9−22 がそのボンディング取付具への整列ビンにより保持されるのを防止するべく下側 ボンディング取付具7−112を押すことである。
二つの整列ビン9−34が第9B図中に示されている。
ビン9−34は、バー9−22に対してボンディング取句具7−110を位置決 めするため、バー9−22の対角線上の両隅に配置されている。この整列は、ビ ン9−34が通るリードフレーム内の孔が緩くされているので、リードフレーム をボンディング取付具に対して又はダイスに対しれた孔に入る(図面には示され ていない)ボンディング取付具内のビンにより影響される。ボンディング取付具 、リードフレーム及びグリッパの複合体はもちろん、ボンディング取付具内の整 列ビンがリードフレーム内の正しい孔に入る以前に許容範囲内になければならず 、それはビン9−34の機能である。ビン及び孔の正確な位置には常に誤差が存 在し、またビン9−34がその雌雄結合孔の中に固着し得る。プランジャ9−3 3はボンディング取付具からのビン9−34の係合解除を保証するために使用さ れている。
リードフレーム9−30は、ビン9−34が通るリードフレーム内の孔はボンデ ィング取付具内の整列ビンと雌雄結合する四つの孔よりも緩い許容差を有するの で、ボンディング取付具と共に残留する。四つのビンの組合せ及び一層密な許容 差は、グリッパが持上げられる時にリードフレーム9−30が迅速に保持される ことを保証する。
ディスクリート部品の取付 次に第4A図及び第4B図を参照すると、標準的パッド・レイアウトを使用する ダイの変形例が示されている。第3A図及び第3B図の標準的パッド・アレーは 、単一のリードフレームが・全寸法範囲に対して使用され得るように、非常に小 さなチップにうまく嵌まるような寸法の方形輪郭を有するものであった。しかし 、異なるパッド・アレー(尚も多数の集積回路に対して共通であってよい)を容 認する他の技術及び経済的観点が存在し得る。
例えば、第4A図には、前記のように同一の基板310及びポリイミド層320 を有するが、バッド・アレーがチップの外側へ向けてセットされたそれぞれ例え ば8バツドの二つの列350を含んでいるダイが示されている。中央は空いてお り、回路内の種々の点(その一つはリードとの接触を形成するべくアレー位置の 一つの配置されているバイア352である)へ電11!%f圧を分配するバス3 53のための場所が存在する。薄いワイヤを使用する公知の技術と比較して、バ ス353はかなり低い抵抗及びインダクタンスを有する。同様に、バス354は バッド351と接触し、ダイの周りに接地端子を分配する。
強固なポリイミド層320により得られる利点として、ディスクリートな能動的 又は受動的デバイスが111320の頂の上に置かれて、バイアもしくは標準的 パッドを介して回路に接続され得る。第4A図には、デバイス368がバイア3 70及び369に接続されているものとして示されている。デバイスは(従来の 集積回路技術では達成困難な)高い抵抗値を有する厚膜抵抗器であってよい。デ バイスはオプションにより通常の表面取付デバイス・パッケージングを有する分 離して形成されたデバイスであってもよい。
例として抵抗器、インダクタ、キャパシタがある。
キャパシタの一つの有用な例がユニット355として示されている。これは点3 67及びストラップ366との導電性接着により電源と接地との間に接続されて いる電荷保存キャパシタである。このようなキャパシタは通常、回路がスイッチ される時に安定な供給電圧を維持するべく集積回路ソケットに取付けられている 。チップと共にキャパシタを含んでいることの経済的な利点は明らかである。ユ ニット355のようなデバイスはもちろん回路内の任意の点に接続されていてよ い。
大きな関心を持たれる一つの変形例として、同一の基板上に製作するのが困難な 光学的又は他の要素が分離デバイムーヒ素基板を用いる固体レーザであってよ( 、またダイ310は通常のシリコン集積回路であってよい。その場合、他の光学 的デバイスとの通信のために光ファイバが含まれる。
容易に実現され得る他のデバイスは、固定要素もしくはカプセル封じプラスチッ クに形成されたアクセス孔を通じて調節可能な要素を有するRCタイミング回路 網、又は熱を拡散させるのにデバイス355の領域を用いるパワートランジスタ である。ヒートシンクも直接に層320に、又は基板310の大電力部分からの 低インピーダンス熱伝導を可能にするバイアに取付けられ得る。
これらの他のデバイスは任意の好都合な仕方で取付けられ得る。それらはリード フレームのはんだ付けの前又は後に接着により取付けられ臀る(又はそれらがは んだ付けされ、リードフレームが接着により取付けられ得る)。代替的に、接着 によるボンディングに先立ってリードフレームを所定の位置に保って、リードフ レーム及びディスクリート・デバイスのはんだ付は又は接着が同時に行われ得る 。
第4B図には、在庫のかなりの減少を可能にする本発明の他の変形例が示されて いる。この場合、前記のように基板310どポリイミド脅320と表面パッドと をiする第一のチップ300’ と、基板310′とポリイミド層320′と層 320士の接触部のアレー382と雌雄結合する接触部のアレー382゛とを含 む第二のチップ380とを含んでいるニチップ組立体が存在する。
代替的なU字形の接触部アレー350′が示されており、こねはデツプ380に 対して8320の半分を自由にするという利点を有する。チップ300’の半分 の上にリードを全てもたらすためには、リードのばね定数に若干の変動を許すこ とが必要であろう。
電力供給及び接地のために接触部350’ と接触部382との間の幾つかの接 続のみが示されτいる。チップ380はもちろん人力/出力のためにリードに直 接に接続し得る。図示されている例では、チップ380は、電力供給及び接地の みを必要とし、またアレー382内のパ、イアを通・じて又はリード373のよ うな表面リードを通じて一層大きいチップとのみ通信するROMである。
大きな商業的関心を持たれる一つの特定の応用は、ROMの追加によりカストマ 仕様化されるシングルチップ・マイクロのような多連目的チップの応用である。
もしROM厚マスク・オプションであれば、歩留りの変動ヌは短納期の注文を許 ゴベくカストマ仕様マイクロコンピュータの備蓄供給が存在しなければならず、 またメーカは一つのカストマに対してのみ良品であるチップの在庫を維持しなけ ればならない。しかし、゛第4B図の実施例では、各カストマに対する在庫はマ イクロコンビコータよりも遥かに安価なROMのみでよい。メーカーはもちろん カストマ全体のニーズを満すのに十分なマイクロコンビュ、−夕の備蓄を維持す る。統計の法則から在庫の全費用が中央備蓄によれば少なくて済むことは明らか である。
ニチツブ・システムの変形例では、主チップ302は入力コントローラのような 一般化されたシステムであり、また第二のチップ380は特定の応用に対して各 々カストマ仕様化された多くの代替的チップの一つである。例えば、主チップ3 02は5ボルト論理チツプであってよく、また第二のチップ380はモデム又は コータのような電話インタフェース内の電話回路網のPi雷電圧耐えるように設 計されていてよい。
プラグ・コンパチブル・システム用の種々のメーカーのコンピュータへのインタ フェースのような第二のチップの多くの他の応用、又は並列出力又は直列出力の ような多数の標準的論理機能の一つの実現は当業者に明らかである。
チップ380を取付けるための一つの好都合な方法は、信頼性の高い接触を形成 するべく十分な量の高温はんだでパッド382+を形成し、そのボンドを低いほ うの温度でのリードのボンディング以前にリフローさせる方法である。
他の方法は整列してチップ380を接着により取付け、接触部の両組を同時には んだ付けする方法である。
インピーダンス整合されたリード 第10図及び第11図中に示されているリードフレームの代替的な形態は、チッ プに出入りする信号の伝送を改善するため集積回路が挿入される回路の他の部分 に整合される特定のインピーダンス値をリードのインピーダンスが有するという 改良された特徴を有する。改良されたリードフレームは第5図及び第8図に示さ れているものと同一の一般的形態を有する。構造の主要な相違点は、いまの場合 はリードフレームの材料が中間に誘電体を挾んだ二層の導電体を有する丈ンドイ ッチ構造であることである。誘電体の厚み及びリードの形状は所望のインピーダ ンスを生ずるように選定されている。
−11複雑なリード構造を使用する理由は、高周波集積回路では、1ナノ秒パル スの基本周波数が1GHzであり、このようなパル°スをきれいに通過させるの に必要な帯域幅が13GHzであることである。この高い周波数領域では、集積 回路のパッケージングが制限因子となり、また集積回路をシステムの他の部分と 接続するリードの立上り時間が回路自体の帯域幅をυノ限する。このような高周 波システムの他の問題点は、プリント回路ソケット又は他のコネクタとリードと の間のインピーダンス不整合が、回路がサブ−ナノ秒の時間スケールで応動する 時に誤った結果を生じさせ得る反射の原因となることである。
ワイヤボンディングにより集積回路を取付ける現在の方法では、l5il (0 ,0025cm)のオーダの直径を有する狭いワイヤが比較的広いリードフレー ムを集積回路に接合するのに使用されている。このような狭い直径のワイヤはも ちろん高いインダクタンスを有し、またワイヤとリードフレームとの間のインピ ーダンス不整合が反射及び帯域幅制限の原因となる。
次に第10A図を参照すると、第5図中のリードの外側部分を参照して、全体と して参照符号5−120を付されているリードの一部分が示されている。リード 先端は第一の導電体10−2、有する10−6及び他の導電体10−4のサンド インチを含むものとして示されている。このリード先端は、リード先端のそれぞ れの導電体層との電気的接触を形成する第一のサイド1o−1及び第二のサイド 10−3を有するソケットの上に示されている。これらの導電体の一方は設置さ れ、使方は信号を運ぶ。ソケットはリードのインピーダンスと整合するような形 状にされている。
オプションにより、サイド10−1若しくは10−3はリードとの信頼性のある 機械的接触部を与えるようばね作用を有していてよく、又は図には示されていな いばね部材により押圧されてよい。この“サンドイッチ”構造の製作は簡単であ る。例えば、全長のリードフレームがポリイミドのシートから形成されて二つの 導電体の間に挾まれ、またリードが型押し又はエツチングにより形成される。
標準的なストリップ伝送線の特性インピーダンスの計算式はZ−120π/(ε  S/W>’t’ある。ここでεやは誘電定数、Sは二つの導電体の間隔、また Wはリードの幅である。この計算式を、幅が10w1l (0,025cm)、 誘電体の厚みが5sil (0,013c■)且材料が3.5の誘電定数を有す るポリイミドである例に応用すると、特性インピーダンスは50Ωであると計算 され、この値はRF回路に一般的に使用されているインピーダンス値とよく一致 している。当業者はインピーダンスの種々の所望の値に対して種々のリード構造 を容易に考案することができよう。
次に第10B図を参照すると、リード5−121の先端5−122 (”ダイ先 端′)が示されており、部材10−22及び’10−24は集積回路チップ上の 接触部への取付番プを容易にす−るため曲げられた導電体10−2及び10・− 4である。10−32及び10−34として示されている適当な接触部は第3図 の説明中に示されているように構成された予め錫めっきされた接触パッドである 。伝送線り一ド5−122は、厚膜技術により形成されており伝送線と同一のイ ンピーダンスを有す−る抵抗器10−35により終端されでいる。
この同一の取付技術が、もしチップが表面取付デバイス構成内に使用されるなら ば、リードフレームの外側先端5−120上に使用され得る。
次に第11図を参照すると、外側リード先端5−120及びリードダイ先端5− 121を有する第8図からの単一のリード8−22が示されている。この場合、 インピーダンス変化の滑らかさを最大にし月反射の大きさを最小にするため、全 体に亙って同一の幅を有する単一幅ストリップ導電体i 1−12が使用されて いる。リード8−22のこの領域のボディ11−10は誘電体(第10A図中の 1O−6)から形成されており、また単一の狭いストリップ11、−12はIs 体から形成されている。こうして、伝送線の形状の変化に起因する反射及びイン ピーダンス変化が避けられる。追加的な利点は、第5図の実施例に於てトリミン グ(より除去されなければならないセグメント5−124がいまは誘電体である ので、そしてリードがプラスチックにより互いに取付けられたままであっても信 号伝搬に悪影響を及ぼさないので、トリミング工程が省略され得ることである。
単一幅ストリップが使用ざねることは不可欠ではなく、システムの応用によりパ ッケージング材料の帯域幅に課せられる必要条件によってはストリップの断面は 変化してよい。
インピーダンス整合されたリードが添付の図面に示された形態を有することは本 発明の実施にとって必ずしも必要ではなく、多くの他の実施例が可能である。特 に本発明を実fiする上で、各リードの取付部分が亙いに同一のばね定数を有す るような形状に形成されることは必ずしも必要ではない。またリードフレームが 上述の標準的バッドアレーに構成されることは必ずしも必要ではない。リードフ レームが二重のインラインリード構造に・構成されることも必ずしも必要でほな い。叩−のインライン構造にも本発明が採用されてよい。
FIG、 / FlG8B FIG、8C FIG、 10 B

Claims (3)

    【特許請求の範囲】
  1. (1)誘電体頂層上に複数個の電気接触パッドを有する集積回路ダイと、 前記複数個の電気接触パッドの少くとも一つに接続される少くとも一つの電気リ ードと、 を含む集積回路にして、 前記少くとも一つの電気リードはある予め定められたインピーダンス特性を有し 前記電気接触パッドのうちの二つのパッドに接続された二つの導電体を有する伝 送線を含んでいることを特徴とする集積回路。
  2. (2)誘電体により分離された少くとも一対の導電体を含む集積回路用のソケッ トにして、 前記導電体及び誘電体はある予め定められたインピーダンスを有するストリップ 伝送線を構成するような形状及び大きさであることを特徴とするソケット。
  3. (3)導電性リードの少くとも一つのリードアレーであって、各リードは前記集 積回路外のデバイスに接続される外側部分と、半導体チップ上の接触部への接続 部を与える取付部分とを有する導電性リードの少くとも一つのリードアレーと、 少くとも二つの位置決め部材であって、それぞれ前記アレーのリード群を接続し 且位置決めすべく前記外側部分と前記取付部分との間にて前記アレーの前記リー ドのうちの少くとも一つのリードに取付けられており、これにより前記アレーの 前記リードの前記取付部分は半導体チップに取付けられる前にある予め定められ た位置に維持され、前記アレーの前記リードの前記外側部分は外部での取付用に 構成された形態に維持される少くとも二つの位置決め部材と、を含む集積回路用 のリードフレームにして、前記導電性リードの少くとも一つはある予め定められ たインピーダンスを有する伝送線リードであることを特徴とするリードフレーム 。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013210375A (ja) * 2006-08-09 2013-10-10 Seiko Epson Corp 慣性センサ装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4826069A (ja) * 1971-08-04 1973-04-05
JPS5818949A (ja) * 1981-07-28 1983-02-03 Nec Corp 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4826069B1 (ja) * 1968-03-04 1973-08-04
JPS54132166A (en) * 1978-04-05 1979-10-13 Nec Corp Socket for semiconductor device
ZA812893B (en) * 1980-05-12 1982-05-26 Ncr Co Integrated circuit package having a plurality of pins for providing external electrical connections
JPS5745940A (en) * 1980-09-02 1982-03-16 Nec Corp Semiconductor device
JPS57141946A (en) * 1981-02-27 1982-09-02 Hitachi Ltd Semiconductor device
EP0072644B1 (en) * 1981-08-14 1986-03-26 AMP INCORPORATED (a New Jersey corporation) Semiconductor chip carrier

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4826069A (ja) * 1971-08-04 1973-04-05
JPS5818949A (ja) * 1981-07-28 1983-02-03 Nec Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013210375A (ja) * 2006-08-09 2013-10-10 Seiko Epson Corp 慣性センサ装置

Also Published As

Publication number Publication date
EP0176557B1 (en) 1991-01-30
EP0176557A1 (en) 1986-04-09
KR930010075B1 (ko) 1993-10-14
DE3581576D1 (de) 1991-03-07
KR860700076A (ko) 1986-01-31
EP0176557A4 (en) 1987-06-03
WO1985004522A1 (en) 1985-10-10

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