JPS6148234A - リ−ドソロモン符号・復号方式の訂正実行回路 - Google Patents
リ−ドソロモン符号・復号方式の訂正実行回路Info
- Publication number
- JPS6148234A JPS6148234A JP16996484A JP16996484A JPS6148234A JP S6148234 A JPS6148234 A JP S6148234A JP 16996484 A JP16996484 A JP 16996484A JP 16996484 A JP16996484 A JP 16996484A JP S6148234 A JPS6148234 A JP S6148234A
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- JP
- Japan
- Prior art keywords
- memory
- correction
- data
- main memory
- circuit
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- Pending
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- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、２つのリードソロモン符号をインタリーブを
介して２重に組合わせたクロスインタリープ符号の復号
方式における、誤り訂正実行回路に関する。
介して２重に組合わせたクロスインタリープ符号の復号
方式における、誤り訂正実行回路に関する。
ディジタル音響機器などでは２つのリードソロモン符号
をインタリーブを介して２重に組合わせる。例えばコン
パクトディスクではＣＩＲＣ方式といい、Ｃ２（２８，
２４）符号とＣＩ（３２゜２８）符号とを組合わせる。
をインタリーブを介して２重に組合わせる。例えばコン
パクトディスクではＣＩＲＣ方式といい、Ｃ２（２８，
２４）符号とＣＩ（３２゜２８）符号とを組合わせる。
こ〜で括弧内第１項は符号長、第２項は情報シンボル数
を示し、８ビツトを１シンボルとしている。従って復号
の際にも、Ｃ１符号をＣ１デコーダで復号した後、デイ
ンタリーブ回路でデインタリーブした後Ｃ２符号を０２
デコーダで復号する。さらにＣＩＲＣ方式では遅延・並
替えを前後に入れる。
を示し、８ビツトを１シンボルとしている。従って復号
の際にも、Ｃ１符号をＣ１デコーダで復号した後、デイ
ンタリーブ回路でデインタリーブした後Ｃ２符号を０２
デコーダで復号する。さらにＣＩＲＣ方式では遅延・並
替えを前後に入れる。
このように複雑な処理であるから、回路規模が大きく、
演算も複雑であった。そこで、遅延・デインタリープ・
並替えなどメモリを利用する処理は１つの主メモリ上で
行ない、回路規模が拡大しないようにしている。誤り
位置がわかっている場合に、上記の方式に合わしてｉシ
訂正実行が容易にできる回路が必要となる。
演算も複雑であった。そこで、遅延・デインタリープ・
並替えなどメモリを利用する処理は１つの主メモリ上で
行ない、回路規模が拡大しないようにしている。誤り
位置がわかっている場合に、上記の方式に合わしてｉシ
訂正実行が容易にできる回路が必要となる。
本発明は、上記の事情に鑑み、遅延・デインタリーブ・
並替えを行なう主メモリに格納されているデータに対し
て、簡単々回路で、誤り訂正を行なう回路を提供するこ
とにある。
並替えを行なう主メモリに格納されているデータに対し
て、簡単々回路で、誤り訂正を行なう回路を提供するこ
とにある。
本発明の回路は、主メモリの他に、訂正用メモリを設け
、両メモリ間の伝送を行なう単向伝送バスによって、一
時的に前記訂正用メモリにデータを伝送後、再び前記訂
正用メモリから主メモリへデータを伝送する際に前記バ
スに設けられた排他的論理和回路で、エラーパターンと
論理和をとり、誤り訂正を行なうものである。
、両メモリ間の伝送を行なう単向伝送バスによって、一
時的に前記訂正用メモリにデータを伝送後、再び前記訂
正用メモリから主メモリへデータを伝送する際に前記バ
スに設けられた排他的論理和回路で、エラーパターンと
論理和をとり、誤り訂正を行なうものである。
第１図は、本発明の一実施例の回路ブロック図である。
こ〜で、訂正用メモリ２は、一時的に訂正前にデータを
主メモリ３から移しておくメモリである。主メモリ３か
らバスＡに出力さｋたフレームごとのデータを、アドレ
スカウンタ１１の指定するアドレスに、バッファ４を介
して書きこむ。訂正メモリ２にストアされたデータは、
排他的論理和回路６．バッファ５を介して再び主メモリ
３に書き込まれる。このようにして、排他的論理和回路
６で、エラーパターンとビットごとにＥＸ−ＯＲをとる
ことで誤り訂正がなされたデータが、主メモリ３にスト
アされ、次段階の処理の対象になる。
主メモリ３から移しておくメモリである。主メモリ３か
らバスＡに出力さｋたフレームごとのデータを、アドレ
スカウンタ１１の指定するアドレスに、バッファ４を介
して書きこむ。訂正メモリ２にストアされたデータは、
排他的論理和回路６．バッファ５を介して再び主メモリ
３に書き込まれる。このようにして、排他的論理和回路
６で、エラーパターンとビットごとにＥＸ−ＯＲをとる
ことで誤り訂正がなされたデータが、主メモリ３にスト
アされ、次段階の処理の対象になる。
上記回路でバスＡ、Ｂにバッファ４．５を挿入して方向
性をもたせているが、通常のバッファではデータ蓄積が
々い。従って両方のメモリは読みだし、書きこみを同時
に行なわねばならず、メモリのクロックの条件が厳しく
なる。そこで、第２図に示す実施例ではバッファ４，５
の代りにＤ形フリップフロップ７．８をそれぞれバスＡ
、Ｈに設ける。
性をもたせているが、通常のバッファではデータ蓄積が
々い。従って両方のメモリは読みだし、書きこみを同時
に行なわねばならず、メモリのクロックの条件が厳しく
なる。そこで、第２図に示す実施例ではバッファ４，５
の代りにＤ形フリップフロップ７．８をそれぞれバスＡ
、Ｈに設ける。
Ｄ形フリップフロップ７は訂正用メモリ２のアドレスカ
ウンタ１を駆動するクロックパルスＣＬＫＩをクロック
として入力し、Ｄ形フリップフロップ８は主メモリ３の
アドレスカウンタ９を駆動するクロックパルスＣＬＫ２
をクロックとして入力する。
ウンタ１を駆動するクロックパルスＣＬＫＩをクロック
として入力し、Ｄ形フリップフロップ８は主メモリ３の
アドレスカウンタ９を駆動するクロックパルスＣＬＫ２
をクロックとして入力する。
Ｄ形フリップフロップ７は主メモリ３から読みだした後
１クロツク後に訂正用メモリ２に書きこむので、メモリ
書きこみの時間的制御が楽になる。またＤ形フリップフ
ロップ８は訂正後のデータを確実にラッチすることがで
きる。
１クロツク後に訂正用メモリ２に書きこむので、メモリ
書きこみの時間的制御が楽になる。またＤ形フリップフ
ロップ８は訂正後のデータを確実にラッチすることがで
きる。
〔発明の効果〕 □
以上、説明したように、主メモリと別に訂正用メモリを
分離し、一時的に訂正用メモリにデータをストアし、エ
ラーパターン訂正の際データを訂正動作に合わせて出力
することによｐ１訂訂正性のタイミング調整が容易にな
り、ノ・−ド的にもソフト的にも有利になる。特に単向
伝送バスとしてＤ形フリップフロップを設けるときには
、主メモリから訂正用メモリへのデータ移転、訂正され
たデータの主メモリへのよみこみが確実に行なわれ、ノ
イズ等が生ずることがない。
分離し、一時的に訂正用メモリにデータをストアし、エ
ラーパターン訂正の際データを訂正動作に合わせて出力
することによｐ１訂訂正性のタイミング調整が容易にな
り、ノ・−ド的にもソフト的にも有利になる。特に単向
伝送バスとしてＤ形フリップフロップを設けるときには
、主メモリから訂正用メモリへのデータ移転、訂正され
たデータの主メモリへのよみこみが確実に行なわれ、ノ
イズ等が生ずることがない。
図面は実施例を示し、第１図、第２図はそれぞれバスに
バッファ、Ｄ形フリップフロップを設けた場合の回路ブ
ロック図である。 １．９・・−アドレスカウンタ、 ２・・・訂正用メモリ、 ３・・・主メモリ、 ４．５・・・バッファ、 ゛ ６・・・排他的論理和回路、 ７．８・・・Ｄ形フリップフロップ。
バッファ、Ｄ形フリップフロップを設けた場合の回路ブ
ロック図である。 １．９・・−アドレスカウンタ、 ２・・・訂正用メモリ、 ３・・・主メモリ、 ４．５・・・バッファ、 ゛ ６・・・排他的論理和回路、 ７．８・・・Ｄ形フリップフロップ。
Claims (2)
- （１）リードソロモン符号・復号方式において、データ
をストアする主メモリの他に訂正用メモリを設け、両メ
モリ間の伝送を行なう単向伝送バスによって、一時的に
前記訂正用メモリにデータを伝送後、再び前記訂正用メ
モリから主メモリへデータを伝送する際に前記バスに設
けられた排他的論理和回路で、エラーパターンと論理和
をとり、誤り訂正を行なうことを特徴とする訂正実行回
路。 - （２）前記第１項の単向伝送バスはＤ形フリップフロッ
プによるものであり、該Ｄ形フリップフロップはデータ
送出先の該当メモリのクロックをクロック入力とするも
のである特許請求の範囲の第１項記載の訂正実行回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16996484A JPS6148234A (ja) | 1984-08-16 | 1984-08-16 | リ−ドソロモン符号・復号方式の訂正実行回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16996484A JPS6148234A (ja) | 1984-08-16 | 1984-08-16 | リ−ドソロモン符号・復号方式の訂正実行回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6148234A true JPS6148234A (ja) | 1986-03-08 |
Family
ID=15896086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16996484A Pending JPS6148234A (ja) | 1984-08-16 | 1984-08-16 | リ−ドソロモン符号・復号方式の訂正実行回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6148234A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5333553A (en) * | 1976-09-09 | 1978-03-29 | Fujitsu Ltd | Error correction device |
| JPS5644946A (en) * | 1979-09-20 | 1981-04-24 | Hitachi Ltd | Code error correction and detection system |
-
1984
- 1984-08-16 JP JP16996484A patent/JPS6148234A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5333553A (en) * | 1976-09-09 | 1978-03-29 | Fujitsu Ltd | Error correction device |
| JPS5644946A (en) * | 1979-09-20 | 1981-04-24 | Hitachi Ltd | Code error correction and detection system |
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